Following 4 pins have nothing,GND,orVCC driving datain port --changes ) t3 F9 M& }9 to this connectivity may change fitting results.
缘故原由：第4 脚，空或接地或接上了电源。
方法：有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口便是这样用的，那便可以不理会这些warning。
2
Verilog HDL assignment warning at <location>:truncated value with size <number> to match size of target <number> .
缘故原由: HDL设计中对目标的位数进行了设定,如:reg[4:0] a;而默认为32 位。
方法: 改变设定的位数，将位数裁定到得当的大小。
3
Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family.
缘故原由：用analyze_latches_as_synchronous_elements setting 可以让Quaruts II来剖析同步锁存，但目前的器件不支持这个特性。
方法：无须理会。
4
1Found clock-sensitive change during active clock edge at time <time> on register \公众<name>\"大众.
缘故原由：vector source file中时钟敏感旗子暗记（如：数据，许可端，清零，同步加载等）在时钟的边缘同时变革。而时钟敏感旗子暗记是不能在时钟边沿变革的。其后果为导致结果禁绝确。
方法：编辑vector source file。
5
All reachable assignments to data_out(10) assign '0', register removed by optimization.
缘故原由：经由综合器优化后，输出端口已经不起浸染了。
6
Following 9 pins have nothing, GND, or VCC driving datain port -- changes to this connectivity may change fitting results.
缘故原由：第9脚，空或接地或接上了电源。
方法：有时候定义了输出端口，但输出端直接赋‘0’，便会被接地，赋‘1’接电源。如果你的设计中这些端口便是这样用的，那便可以不理会这些 warning。
7
Found pins functioning as undefined clocks and/or memory enables.
缘故原由：是你作为时钟的PIN没有约束信息。可以对相应的PIN做一下设定就行了。紧张是指你的某些管脚在电路当中起到了时钟管脚的浸染，比如flip-flop的clk管脚，而此管脚没有时钟约束，因此QuartusII把“clk”作为未定义的时钟。
方法：如果clk不是时钟，可以加“not clock”的约束；如果是，可以在clock setting当中加入；在某些对时钟哀求不很高的情形下，可以忽略此警告或在这里修正:Assignments>Timing analysis settings...>Individual clocks...>...
把稳：在Applies to node中只用选择时钟引脚一项即可，required fmax一样平常比所哀求频率高5%即可，无须太紧或太松。
8
Timing characteristics of device EPM570T144C5 are preliminary.
缘故原由：由于MAXII 是比較新的元件在 QuartusII 中的時序並不是正式版的,要等 Service Pack。
方法：只影响 Quartus 的 Waveform。
9
Warning: Clock latency analysis for PLL offsets is supported for the current device family, but is not enabled.
方法：将setting中的timing Requirements&Option-->More Timing Setting-->setting-->Enable Clock Latency中的on改成OFF。
10
Found clock high time violation at 14.8 ns on register \"大众|counter|lpm_counter:count1_rtl_0|dffs[11]\"大众.
缘故原由：违反了steup/hold韶光，该当是后仿真，看看波形设置是否和时钟沿符合steup/hold韶光。
方法：在中间加个寄存器可能可以办理问题。
11
warning: circuit may not operate.detected 46 non-operational paths clocked by clock clk44 with clock skew larger than data delay.
缘故原由：时钟抖动大于数据延时,当时钟很快，而if等类的层次过多就会涌现这种问题,但这个问题多是在器件的最高频率中才会涌现。
方法：setting-->timing Requirements&Options-->Default required fmax 改小一些，如改到50MHZ。
12
Design contains <number> input pin(s) that do not drive logic.
缘故原由：输入引脚没有驱动逻辑(驱动其他引脚）,所有的输入引脚须要有输入逻辑。
方法：如果这种情形是故意的,无须理会,如果非故意,输入逻辑驱动。
13
Warning：Found clock high time violation at 8.9ns on node 'TEST3.CLK'6 N .
缘故原由：FF中输入的PLS的保持韶光过短。
方法：在FF中设置较高的时钟频率。
14
Warning: Found 10 node(s) in clock paths which may be acting as ripple and/or gated clocks -- node(s) analyzed as buffer(s) resulting in clock skew.
缘故原由：如果你用的 CPLD 只有一组全局时钟时，用全局时钟分频产生的另一个时钟在布线中当作旗子暗记处理，不能担保低的时钟歪斜(SKEW)。会造成在这个时钟上事情的时序电路不可靠，乃至每次布线产生的问题都不一样。
方法：如果用有两组以上全局时钟的 [url=][url=]FPGA[/url][/url] 芯片，可以把第二个全局时钟作为另一个时钟用，可以办理这个问题。
15
Critical Warning: Timing requirements were not met. See Report window for details.
缘故原由：时序哀求未知足。
方法：双击Compilation Report-->Time Analyzer-->赤色部分（如clock setup:'clk'等）-->左键单击list path,查看fmax的SLACK REPORT再根据提示办理,有可能是程序的算法问题或fmax设置问题。
16
Warning: Can't find signal in vector source file for input pin |whole|clk10m5 E.
缘故原由：这个时由于你的波形仿真文件（ vector source file ）中并没有把所有的输入旗子暗记(input pin)加进去， 对付每一个输入都须要有勉励源的。
17
Can't achieve minimum setup and hold requirement <text> along <number> path(s). See Report window for details.
缘故原由：时序剖析创造一定数量的路径违背了最小的建立和保持韶光，与时钟歪斜有关,一样平常是由于多时钟引起的。
方法：利用Compilation Report-->Time Analyzer-->赤色部分（如clock hold:'clk'等），在slack中不雅观察是hold time为负值还是setup time 为负值，然后在：Assignment-->Assignment Editor-->To中增加时钟名(from node finder)，Assignment Name中增加和多时钟有关的Multicycle 和Multicycle Hold选项，如hold time为负，可使Multicycle hold的值>multicycle,如设为2和1。
18
Can't analyze file -- file E://quartusii//.v is missing.
缘故原由：试图编译一个不存在的文件，该文件可能被改名或者删除了。
方法：不管他，没什么影响。
19
Warning: Can't find signal in vector source file for input pin |whole|clk10m.
缘故原由：由于你的波形仿真文件（ vector source file ）中并没有把所有的输入旗子暗记(input pin)加进去， 对付每一个输入都须要有勉励源的。
20
Error: Can't name logic function scfifo0 of instance \"大众inst\"大众 -- function has same name as current design file.
缘故原由：模块的名字和project的名字重名了。
方法：把两个名字之一改一下，一样平常改模块的名字。
21
Warning: Using design file lpm_fifo0.v, which is not specified as a design file for the current project, but contains definitions for 1 design units and 1 entities in project Info: Found entity 1: lpm_fifo0.
缘故原由：模块不是在本项目天生的，而是直接copy了别的项目的事理图和源程序而天生的，而不是用QUARTUS将文件添加进本项目。
方法：无须理会，不影相应用。
22
Timing characteristics of device <name> are preliminary.
缘故原由：目前版本的QuartusII只对该器件供应初步的时序特色剖析。
方法：如果坚持用目前的器件，无须理会该警告。关于进一步的时序特色剖析会在后续版本的Quartus得到完善。
23
Timing Analysis does not support the analysis of latches as synchronous elements for the currently selected device family.
缘故原由：用analyze_latches_as_synchronous_elements setting可以让Quaruts II来剖析同步锁存，但目前的器件不支持这个特性。
方法：无须理会。时序剖析可能将锁存器剖析成回路。但并不一定剖析精确。其后果可能会导致显示提醒用户：改变设计来肃清锁存器,但实际实在无关紧要。
24
Warning:Found xx output pins without output pin load capacitance assignment.
缘故原由：没有给输出管教指定负载电容。
方法：该功能用于估算TCO和功耗，可以不理会，也可以在Assignment Editor中为相应的输出管脚指定负载电容，以肃清警告。
（文章整理自EDA365电子论坛）
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