季振凯 徐彦峰 卢礼兵
（中国电子科技集团公司第 58 研究所）
《电子与封装》
摘 要：
高可靠集成电路普遍采取陶瓷封装。但是陶封电路内部的空封构造易导致键合线在受到外界机器冲击后引起相邻键合线短接。因此在设计阶段对键合线的选择、布线布局设计、键合工艺参数优化以及封装后的引线抵抗外界应力的能力显得尤为主要。在高速摄像机摄像和电学剖断组合方法的根本上，提出一种改进型的键合线短路剖断方法。该方法实时对所有被测 CQFP228 封装的 FPGA电路端口进行剖断。试验证明，该方法可以大大提高剖断评估准确率，降落剖断步骤。
1 弁言
相较于商业级和工业级电路，高可靠集成电路对付外界环境和电路本身的稳定性具有更高的哀求，目前大部分高可靠集成电路的封装都是陶瓷封装（简称陶封），相较于塑封电路，陶封电路具有以下优点：
耐湿性好；
热冲击实验和温度循环实验后不产生引线键合根部损伤，互联可靠性高；
氧化铝陶瓷外壳与硅芯片的热膨胀系数相差小，抗温变等能力高；
绝缘性和气密性好，芯片不受周围环境影响，更主要的是其气密性能知足高密封的哀求。
陶封电路的空腔内除芯片外不添补其他物体，由于在机载、弹载和箭载环境下，整机的瞬间加速度很大，会对陶封电路造成很大的冲击力。陶封电路的中空构造会导致电路受到冲击后键合线发生振动，如果振幅过大，相邻键合线可能会短接。键合线的短接会导致 I/O 端口的旗子暗记逻辑混乱，影响电路正常事情，继而导致整机功能失落效，可能会产生灾害性后果。
为了防止电路受冲击后由于上述问题而导致电路功能失落效，在设计过程中在考虑引线直径选择、布线布局设计、键合工艺参数优化的根本上，还要对电路依据整机运用哀求进行机器冲击摸底实验，以验证封装设计的合理性和可靠性。
2 基于高速摄像的键合线短接剖断方法
冲击实验的电路安装办法如图 1 所示，被冲击电路首先被电装在 PCB 板上并点胶固定，然后将 PCB板固定于供应冲击动能的实验装置中，在放置好电路后，每次选择固定装置的 X、Y、Z 三个方向中的一个方向施加特定加速度的机器冲击。在电路受到机器冲击的同时，进行高速摄像定位和电学剖断，剖断键合线是否短路。
2.1 高速摄像定位
在对全体固定装置施加一个冲击力的同时，利用高速摄像头捕捉键合线的振动。本次实验选用OLYMPUS 型号为 i-SPEED 3 的高速摄像机，其拍摄的参数设置为 10000 帧 / 秒，快门速率设为 2，拍摄开盖后的 CB228 封装芯片内键合线在冲击试验过程中的变革情形。
不雅观察高速摄像的照片，创造在 CB228 封装的芯片边角上有两根键合线在振动，如图 2 中圈出的位置。
将它们与 CB228 封装的芯片封装图对照，确认两根键合线对应的引脚为 P60、P61，由于高速摄像机拍出的照片属于二维图像，无法确认两根键合线是否真正短接。以是，通过高速摄像完成对疑似短接键合线的定位后，须要把疑似短接键合线所属的两个引脚引出并进行电学剖断，以确认是否真正短接。
2.2 电学剖断
电学剖断的基本事理是在一个管脚 I/O 1 接电源正极，相邻的另一个管脚 I/O 2 接电源负极，在电源正极和 I/O 1 之间串入一个电流敏感放大器，如果这两个I/O 管脚对应的键合线发生短接使得回路中的电流发生变革，通过示波器监测电流敏感放大器输出端电压的变革即可判断在冲击试验过程中键合线是否发生了短接。
根据以上事理，将高速摄像定位出的振动键合线相应引脚引出，按照电学剖断事理的连接办法连接，相应位置接上电源和示波器，正常情形下电源上显示电流为 0 A，示波器上的电压为 0 V，电流敏感放大器放大倍数为 12；将 CB228 封装的 PCB 板固定在冲击试验台上，在 X、Y、Z 方向上改变冲击加速度和冲击方向，经由反复多次冲击，在试验过程中可以看到如图 4所示的实验结果。
从图 4 中可以看到在冲击试验之前，电流敏感放大器的输出险些为 0 V 电平，一旦发生打仗碰撞，示波器上的电压会涌现由低到高的跳变，高电平的持续韶光大约为 300 μs，等到碰撞结束，电压又变为险些 0 V电平。此征象解释在 2000 g 加速度的冲击力下，键合线已经发生了短接。
电路在受到冲击后，在电流敏感放大器的输出端如果存在①电压由低到高跳变、②坚持一段韶光高电平、③电压再由高到低跳变这 3 个过程，则解释冲击实验过程中存在短接征象。但是，该方法存在以下几个缺陷：
（1）实验过程较为繁芜，须要先利用高速摄像机定位，再进行电学剖断，确定定位点是否确实短接；
（2）剖断效率低，每次仅能同时捕捉几十根键合线，且每次电学剖断仅能剖断一对键合线；
（3）实验征象难以捕捉，须要不断考试测验多次冲击才可能偶尔触发到电压从低到高的试验征象，而且在相同加速度下不是每次都能触发相同的试验征象。
3 基于实时端口剖断的键合线短接剖断方法
针对以上问题，提出一种新的方法，可以同时判断所有引脚的键合线是否与相邻引脚键合线短接。
基于 FPGA 电路的键合线短接剖断系统基本功能框图如图 5 所示，全体系统由两部分构成：一部分为受冲击电路，也即被测试的 FPGA 电路以及使该电路正常事情的外围设备；另一部分为剖断系统，该系统由一个或多个 FPGA 电路构成，且该系统的 FPGA 电路必须担保不会在受到机器冲击后发生系统功能故障。
3.1 被测试 FPGA 电路功能解释
被测试 FPGA 电路的基本事理框图如图 6 所示。被测试 FPGA 电路的所有 I/O 引脚需连接到剖断系统的 FPGA 电路上，且所有 I/O 均发出固定频率（本次实验设置成 1 MHz）的方波旗子暗记，但是相邻两个引脚的方波旗子暗记相位相反，若 I/O 口相邻的引脚为电源或地脚，则顺延到下一引脚直至该引脚为 I/O 脚，且该引脚与前一引脚发出的方波旗子暗记相位相反。如果 I/O 脚的数量为偶数，则末了一个 I/O 的相位与第一个 I/O 的相位相反，不做分外处理，如果 I/O 脚的数量为奇数，则末了一个 I/O 输出恒定高电平，且该引脚须要添加一个 330 Ω 的上拉电阻。
3.2 剖断系统功能解释
剖断系统的基本功能框图如图 7 所示，相邻 I/O脚的旗子暗记进入剖断系统的 FPGA 电路后进行异或逻辑运算，末了一个产生方波的 I/O 脚旗子暗记分别与前一个 I/O 和第一个 I/O 脚的旗子暗记做异或逻辑运算。由于相邻 I/O 产生的方波频率相同、相位相反，以是正常情形下相邻 I/O 做异或逻辑的结果始终为 1。
将异或逻辑运算的结果传入一个锁存器中，如果相邻引脚短接，则必定不会产生稳定的方波旗子暗记，此时异或逻辑会产生 0 的运算结果，触发锁存器锁存。此时，锁存器 Q 输出端恒定输出 0。
所有锁存器的端或逻辑运算作为数据传输使能旗子暗记，当任意一个锁存器因被测 FPGA 电路键合线的短接而造成锁存器 Q 输出端恒定为 0 时，输出端恒定为 1，此时数据传输使能端有效。剖断系统将所有锁存器的数据以 8 个为 1 组组成 1 个字节并将该字节数据转换成串行数据以 RS232 协议的传输形式传送给 PC机，若锁存器不满 8 个则该字节数据高位添补 1。
正 常 情 况 下 ， 传 输 到 PC 机 的 数 据 为 8’b1111_1111，如果 I/O 与 I/O 的键合线短接，则会产生3 个连续的 0；如果 I/O 与电源地的键合线短接，则会产生 2 个连续的 0。根据 0 的个数和 0 在全体传输数据中的位置，可以推断出被测 FPGA 电路短接的键合线属于哪两个引脚。
3.3 实验结果
根据以上实验事理重新对 CB228 封装的芯片进行 3 次带电冲击实验，由于 CB228 封装芯片 P1 和 P2脚分别为 GND 和 TMS，定义 P3 和 P4 做异或逻辑锁存的数据为向 PC 机传送的第 1 个字节的最低位，之后的数据位依次类推。对同一电路分别在 X、Y、Z 三个方向分别设置 2000 g、2300 g 和 2500 g 的加速器，实验获取的数据如表 1 所示。
4 结束语
在特定的运用环境下，芯片在受冲击后键合线短接剖断是陶封器件可靠性评估中的必备检测项目。实时端口剖断的键合线短接剖断方法利用 FPGA 电路对所有旗子暗记分组进行逻辑运算并锁存非常数据的键合线，可以准确快速地创造陶封 FPGA 电路在受到冲击后短接的键合线。
