一线工程师若何看待《没了美国的EDA软件我们就不能做芯片了》_都是_对象

先回答个很常见的问题：没有了美国的EDA，我们是不是芯片都不能做了？ 这也是匆匆成我写这篇文章的成分之一吧。

我的简要回答是：180nm/350nm以上的部分老工艺线是可以用破解版或国产替代版连续做的，但深亚微米级130nm/90nm开始就很难离得开正版授权了,越往下越难，到了22nm以下，就完备不可能了。

和大家熟知的office, autocad等工具类软件不一样，这种软件很纯粹，脱机都可以用，完了打印出来就可以；芯片EDA工具软件的最大特点是它与芯片代工厂具有高度的绑定关系，由于我们设计时，是须要代工厂供应数据包的,称之为PDK，包含了诸如晶体管，MOS管，电阻电容等根本器件或反向器，与非门，或非门，锁存器，寄存器等逻辑单元的基本特色信息，这个数据包会不断优化，更新频繁，同时对EDA软件有绑定及校验的浸染，一样平常只支持当前最新版的工具。

没软件，哥用手画不一样吗? 当年原子弹氢弹便是手算的呀。
。

好的，首先我必须要讲明白为啥必须要利用自动化设计软件(EDA)，否则我后面都是白说, 这部分懂的同学请直接今后拉，从第二部分开始看。
文章有点长，受不了的请直接看第四段。

文章分五个部分：

一.为什么要用EDA;

二.EDA圈子的那些事；

三 .不得不提的IP

四.破局

一. 为什么要用EDA？

EDA，Electronic design automation，中文叫电子设计自动化。

最早的集成电路是用手工做的，由于就几个管子，前端可以手工完成其功能的打算，后端版图就根据电路图，将管子，连线用笔转移为几何图形，画出胶带（算是掩膜的老祖宗），由于管子少，线也大略，以是不随意马虎出错。
这是60年代——70年代中期的事情。
（海内有些公司十年前都还在用，不知道现在如何。
）

但是，到了几十个，几百个器件或单元的时候就弗成了，肉眼非常随意马虎出错。

比如这种：全体模块也就五百多个管子吧，截了大概5%的区域出来，这个人手工怎么做呢，做完怎么担保百分百不会错呢，如果用自动布局布线工具，大概也就几秒就运行出来了，而且不会错。

数字网表导出来的电路图

这个自动布局布线出来的版图，用了7层金属，上千条毫无规律的线，试问怎么去画？怎么去查？

数字版图

这是目前比较范例的一个SOC（system on chip）芯片（CPU便是SOC的一种）的图，里边包含了数字电路也包含了仿照电路IP，上面这个数字版图的截图，可能只是下面这个完全版图的千分之一，乃至更少，你要知道最古老的SOC里的晶体管都是千万级以上，现在的个数更是动辄便是几亿，乃至上十亿：

范例的SOC示意图

一条线连错了，可能全体产品的功能就变了，也便是你花几千万，只能得到一堆人都砸不了的板砖。
之前所有投入全部打水漂。
一样平常来说制程越前辈，制造和研发用度愈来愈昂贵，哪怕是很老的0.5um, 0.35um的工艺，虽说只要几十万，几百万，但那也是钱哪，更别说到了28nm下制程动辄都是千万级美元的用度，10nm，7nm更是亿级美元了，流几次片没成功直接倒闭的公司数不胜数。
以是必须利用打算机来赞助设计！

二. EDA圈子的那些事

做了张脑图，大家先看下芯片的大致流程：

当然实际设计中会更为繁芜，并随着制程的变小，会进一步加剧流程各环节的繁芜度以及增加环节内部的新的验证项目，但大体还是以下步骤：前端设计和仿真——后端设计及验证——后仿真——signoff检讨——数据交付代工厂(以gds的形式）

轻微阐明一下几个主要观点：

然后，我把设计流程里各个环节能用且好用的软件列一下（可以看到基本都是Cadence, Synopsys, Mentor三家的产品）：

仿照及稠浊旗子暗记类（包括仿照前端设计及仿真，仿照后端设计及验证，芯片后仿真）：

电路及版图设计工具：Virtuoso (Cadence)， 0.18um,0.35um等老工艺可以用L-edit.(这个不受限）

版图物理验证工具：Calibre(Mentor)，老工艺还能用Assura(Cadence)，dracura（Cadence,更老,十几年前刚毕业那会儿用过）

版图参数提取工具：Star-RC(synopsys), Calibre XRC(Mentor),QRC（Cadence）

电路仿真工具：Hspice(Synopsys) ，Spectre(Cadence)， ALPS(华大九天，中国）

数字及SOC类（数字前端，数字后端，验证，仿真）：

RTL综合工具 ：DC(Design compiler，Synopsys)

仿真验证工具：VCS(Synopsys), ModelSim(Mentor),Incisive,Indago, MDV,VIP(Cadence)

数字后端设计工具：ICC(Synopsys)，Innovus/Encounter(Cadence) 还有180nm制程可用的老掉牙的Astro( synopsys).

DFT工具：DFT Compiler (Synopsys)

物理验证工具：ICV（Synopsys）PVS(Cadence), Calibre(Mentor)

signoff 时序/噪声/功耗剖析工具：Prime time, PT(synopsys),PrimeRail(Synopsys) , redhawk Fusion(Synopsys, 这套flow产品的核心redhawk是ansys的产品，ansys为s家计策互助），Totem(Ansys, 美国）

PCB:

Allegro(Cadence) ：这个还好，不更新也没太大个问题。

这里再大略说下海内的EDA情形，反向提图抄袭软件实在是走在世界前列的，芯X景（听说还要上市圈钱），客户除了早就被拉黑的外，都不敢说用了他家产品，怕吃官司，这种不值得提倡，由于他们干的事早已超出了他们所流传宣传的只用于合理学习的底线；

正向设计里目前真正得到认可的只有华大九天（我为他们点个赞），但紧张是仿照产品上，详细的说是仿照电路的仿真工具（ALPS），再细化下是电源类产品的仿真上，有他们的独到及NB之处，他们也有对标 virtuoso的兼容性产品Aether，但是得在成熟工艺下用。
海内的EDA依然处于一个赞助角色状态，还有很长很长的路要走。

可以这么说，天下上所有的芯片设计公司，不管你是5nm还是350nm吧，无论你多NB，多逆天，肯定采取了这三家的至少一种软件，哪怕是盗版 。

Synopsys和Cadence一向的发展计策是平台性发展，也便是说并不是某个环节的设计软件强，而是从前端设计-前仿真/验证-后端设计-后端验证仿真直到流片的整套产品都很强，并形成设计的闭环，比如synopsys的Milkyway， Cadence的OA(OpenAccess)。
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粗略的说，仿照/数模稠浊芯片设计用cadence平台，数字芯片设计采取synopsys平台，当然实际并非如此绝对，有一定的交叉利用情形。
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对付客户来讲，他们自然会方向于平台化的EDA的采购，而不是分门别类的买，由于省事就意味着省钱啊，除非你的某项产品极其NB，比如Mentor的功能或物理验证产品,Ansys家的功耗剖析软件，那确实厉害,尤其是物理验证C,S两家真干不过，已经是环球所有代工厂公认的金标准，也迫于垄断压力收不了，那只能计策互助。

然后呢，EDA的垄断还表示在于工艺厂的捆绑上，工艺厂早期要进行工艺研发，势必也要进行器件，大略功能芯片的设计，要设计就得基于eda设计平台支持，这时候Synopsys, Cadence等EDA公司就来送温暖了，他们乃至会免费直接帮你设计多种根本IP, 各种规模的功能IP以扩充你的IP库，IP库越大越全，对客户的吸引力也就越大，win-win；在功能验证，物理验证环节，则有Mentor的一席之地，物理验证会贯穿并频繁来回于后端设计的全流程，对付软件的效率和可视化哀求很高，这点calibre做得非常好。
其余EDA供应商还会给学校客户优惠价乃至免费，其目的也很明显，培养用户习气，除非学校也是光荣的上了美帝黑名单。

也便是：EDA 工具+IP授权的捆绑。

这样一整，进入投产阶段后，工艺厂发给客户的PDK设计包自然也只能支持 Synopsys, Cadence，Mentor的了，其他的EDA替代品，多在兼容性上做功，并且无法供应平台化产品，加上兼容和原生，在时效及利用上都有很大的差异。
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一旦做强了还面临着Cadence,Synopsys的收购/绞杀威胁。
还是那句话，人家供应的是平台，除非你能像Mentor那样供应整套验证平台也可。

三. 不得不提的 IP

EDA说完了，再说说IP，IP对付本日SOC设计的主要性不用赘述了， Synopsys, Cadence的另一个杀手锏级的垄断产品：接口类IP，这是每一颗SOC必不可少的东西，比如：高速SerDes, ethernet以太网，PCIE, CPRI, SATA，USB,Type-C，MIPI, HDMI,DP...还有DDR; 如下图所示，Synopsys 的IP业务在总营收里占第二。

Synopsys 2013~2018的产品及做事的营收占比

貌似从65nm开始吧，每一代工艺出来的早期基本只有Synopsys和Cadence两家可选，由于这两家是前辈工艺研发的唯二工艺-产品的设计及验证平台，他们老早就进去了，至少是从设计PDK（芯片设计工具包）开始，产线开放后，陆续才会有其他IP供应商或自主研发的接口产品可用， 但到了14nm开始，除S,C两家外，很永劫光基本只有rambus, aphawave，esilicon等公司的IP可用，rambus，esilicon是美国公司，alphawave是加拿大公司，加拿大你懂的，不过华为是他们的T1客户。
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但是7nm,5nm下，能做到所有类型的接口IP都供应的，还是只有Synopsys或Cadence。
就在前天，Cadence发了款TSMC 7nm的超高速112G/56G 长间隔SerDes,用于云数据中央和光网络芯片，5G根本举动步伐的核心IP。
SMIC14nm的10G多协议PHY IP也是他们独家的，5月14日发布的。

然后我来一张2019年半导体IP厂商TOP10榜单：

榜单中前三个就不说了：

SST：得益于NVM接口的盛行，直接从十名开外， 冲到了第三。
（总部美国加州）

imagination(一家被中资背景的美国私募掌握的英国公司。
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？？） ，其紧张产品是GPU IP，国有化了，但这两年垮得很厉害；

Ceva（以色列） 紧张是DSP；

Verisilicon（芯原，重点提一下，这家紧张研发力量在中国，表面名气不大，但业内名气很大，很NB，作为研发力量紧张在中国的公司，外洋营收竟然占了70%+ ，不乏谷歌，Facebook、博世、亚马逊、英特尔、恩智浦，高通，华为这样的巨子客户。
环球IP供应商排名里排第7，国家大基金和小米这两年都投了他们，昨天科创板上市已经由会了，是家中国公司。
他们虽然技能储备不错，但体量偏小而且研发投入占比极大，以是财报不太好看，后面看成本注入后，有进一步扩展并做大的机会，看好他们厚积薄发。
他们的主要布局是Globalfoudry（格罗方德）22nm, 三星28nm FDSOI产线的低功耗产品，听说是给刚建厂的中芯国际做标准单元库起身的，现在是三星和GF的IP同盟中的计策互助伙伴。

Achronix(美国）, 紧张是FPGA；

eMemory，看名字就知道memory。

四. 破局

下策：用盗版EDA。
海内有公司这么干，省钱是一方面，紧张还是由于上了黑名单，人家给钱也不卖，用盗版软件设计好，然后交给第三方代理公司处理，投片，然后交给厂家代工，但是这基本只能在0.18um乃至更高的制程的产品，65nm以下的产品基本上很难。
（现在这种代理公司越来越少了，黑名单都快拉满了。
）

我就不说这玩意儿不能破解了，我相信这天下上没有绝对无懈可击的防御体系，哪怕这几家的物理license manager体系设计险些已经做到了天下最好。

紧张缘故原由还是我刚刚说的工艺厂和EDA利益绑定的问题，工艺厂的设计数据包（PDK），尤其是验证文件的更新非常频繁，尤其是新工艺，由于随着各种测试片，量产版的测试反馈，会不断的调度器件模型，设计规则，不断迭代，让良率达到最高，一个月一更的都见过，乃至是1.x版本直接升到2.x版，都不是0.0x这么眇小迭代。
这种幅度的更新让设计重来的都有。

几个顶级代工厂的工具基本都是用最新版本，以是放出来的更新PDK也是用最新版工具校验, 你老的工具很可能就得随着更新，盗版根本来不及，也没什么人乐意干这种费力不谄媚的事，以是能找到盗版的险些都是老点的版本。
除非是老工艺，比如台积电的0.18um，貌似七八年没更新了，由于已经完美了，就不存在过期这种问题。

比如说之前做28nm以下仿照设计，最早还能用virtuoso的ic6.16, 6.17，到后来成了ICADV122,直到现在只能用ICADV123, 验证就更快了，一年一代.比如这个Mentor 的Calibre，一年一个大更新，里边还有小更新，17年的是打不开19年的工具校验过的数据的，一个版本对应一批License（按个数卖）：

Mentor Calibre版本示意

这也是为啥license一样平常都是买短期的,也可以称之为租赁，终生买断的那是家里有钻石矿的。

如果对你停滞了技能支持，那么也就意味着更新停滞，License没停你老的可以接着用。
当年复兴被封杀时，网上透露出的Cadence群发邮件也提到过，但是实际上，我理解到的华为被制裁的没复兴那么惨，复兴当时是直接一刀下去的。
而华为不是，由于美国想拿这事作为主要的会谈筹码，而不是直接毁掉筹码，终止会谈。

末了，你盗版设计好的数据，为什么得拿给第三方润一下（润笔费可不菲。
），也是由于数据在制版前，工艺厂还会校验，由于license是与公司物理名称及专用license做事器网卡地址全部绑定的，数据来源不明的不会给你流片的。

有人说，那我们自己的工艺线呢，悄悄的弗成嘛？ 芯片家当是个发展了几十年的环球化的链条，所谓的3+2构造，一家做不完备部环节。
各种背景的人凑一堆玩一个游戏，最讲究的便是一个游戏规则，哪怕这个规则有问题，但是绝大多数的人乐意相信就没问题，比如常见的便是不能把客户数据偷去自己生产自己卖，或卖给其他公司； 掩护IP及工具同盟的利益，不接来历不明的单； 一旦有人毁坏规则，就会被全同盟抵制乃至出局。
（就好比大家在玩中国象棋，你非得说悔棋可以或要用国际象棋的规则来玩。
）

芯片3+2构造

中策上策：先打局部战役，不要一来就想全体大的，比如全方位的建立一个独占的体系，这不现实也不划算。
逆环球化是逆势而为，是特没谱才干的事。
某国越封闭，咱们就越开放，让自己在环球体系有自己的位置，哪怕一开始微不足道。

扶持本土EDA的发展，但须要很长的路要走，技能壁垒，专利壁垒这种东西并不是砸钱就可以破掉的，华人工程师在美国本土被防得很去世，尤其是在核心技能上；而且EDA这个行业很烧钱，未来回报远远比不上互联网行业，其总的市场规模也就100亿美元，这个只能靠扶持。
其余，我再说一次，反向抄袭软件不在谈论之列，这种泼皮盗版公司请让他去世掉，他们是导致芯片行业恶性及下作竞争的推手（这些年因被抄袭而去世掉的不少是海内的有技能有创新的初创公司），这是我的一向不雅观点。

但是，我们没必要一来就以彻底取代为目的，可以从局部打破，把某一类工具做到极致，比如现在华大九天的仿照产品仿真工具便是一个很好的打破口，想Ansys那样，成为工艺厂的金标准，人家想踢你都踢不掉，客户禁绝许啊。

EDA-IP-工艺厂须要协同发展，各司其职，让专业的人做自己最善于的事，避免恶性竞争，才是效率最高的策略。
在EDA还没起步的时候，就先为现有的能在世界上排上号的IP公司和代工厂，匆匆成IP同盟，然后再带动EDA的发展。

有人说讲这些有啥用，是让我们认命，认怂，知难而退的意思吗？当然不是。

如何去应对危急？1.认清自己的上风和底线，去坚持它；2.认清自己的劣势与不敷，去填补它去纠正它或者暂时去绕过它。
这才是面对危急时精确的处理办法，而不是一味的头脑发热要打要杀以及直接认输下跪，那都是莽夫和懦夫的行为。

剖析形势有利于认清形势，认清了形势可以帮助勇者更好的迎难而上，寻求到务实而有效的突围方法，而不是盲目的如大炼钢铁般的劳民伤财，胡搅蛮干。
相信无论革命先烈的长征胜利，还是两弹一星重大打破，乃至改革开放的巨大造诣，这都不是分开现实，只靠空喊口号，一腔热血得到的。
掩耳盗铃才是最可耻的认输。

末了，感谢之前预报贴里的评论，我根据里边的不少问题，重组并补充了这篇文章的内容，不知道你们的疑问是否现在都得到理解答。
感谢你们的关注和理解。
有问题和BUG请直接提出，我以作修正。

如果没看到自己想看到的不雅观点，张口就喷粪的请积点德，码字不易，敢说实话的不多。

末了的末了，发两个声明：

我不想把这个帖子首发在知乎又拷回来了，在那边由于是lv7作者嘛，默认有原创保护的，转来转去太麻烦了，就这样吧。