在每年找事情的时候，在校学生就会分割成软件岗位和硬件岗位两大阵营。心仪软件岗位的同学便是专注于各种算法和语法宝典；而立志硬件岗位的同学则会专注于数字电路、仿照电路、单片机、FPGA。涌现这样的情形，一方面是由于个人兴趣和人为收益使然，另一方面也是由于公司招聘岗位的刻意勾引。
哪怕是对软件和硬件都有阅读的同学，也不得不在软件和硬件之间做出选择。但实际事情中的岗位远不是硬件和软件这么大略的划分。现在，推举一个须要阅读软件和硬件的岗位——集成电路系统建模工程师。
1.集成电路设计流程方法的演进与软件对付集成电路设计的浸染
从60年代集成电路涌现到本日，集成电路设计流程经历了三次较大的变革。每一次变革都使得软件在集成电路设计中起到越来越大的浸染。
1.1专业分工：前端设计和后端设计
在最开始的时候，集成电路的设计完备依赖于基于标准器件的手工操作。工程师须要自己绘制电路版图，再交付制造工序。在这一期间，仿照集成电路和数字集成电路在设计流程上的区分还不明显。
图1. 手工绘制版图（来源：网络）
这种办法显然不能适应大规模集成电路的设计。随着设计流程分工细化，涌现了“前端+后端”的设计流程。前端设计侧重于逻辑设计/功能设计，将一个想法转化成逻辑电路的事理图。后端设计侧重于物理设计，将这个电路转化为可以制造的版图，包括布局、时钟树、布线、设计规则检讨等等。前端设计完成并且验证通过后，将事理图供应给后端设计；后端设计完成并且验证通过后，将版图交付制造工序。
“前端+后端”的设计流程对付数字集成电路和仿照集成电路是通用的。对付数字集成电路，前端设计和后端设计已经蜕变为了相互独立的两个部门。公司内部也常常按照前端设计（逻辑设计）和后端设计（物理设计）划分部门。前端设计更侧重于逻辑设计（与或非的布尔逻辑），不须要考虑物理设计的细节。不过仿照集成电路并没有非常彻底的前端和后端分工。前端设计和后端设计都须要充分考虑晶体管半导体特性以及布局布线的细节才能够知足设计规格。
图2. “前端+后端”设计流程
“前端+后端”也是一个相互迭代的过程。如果后端工程师创造无法知足设计规格的时候（时序违例、面积过大、功耗过高档），可能会哀求前端设计进行相应的调度。随着工艺的进步和芯片设计参数的提高，这种反馈越来越强。
设计流程的发展和巩固还依赖于流程化的电子设计自动化（EDA）工具的涌现。龙头EDA工具商都供应全流程的EDA工具链。这些工具链能够知足设计者从想法到流片的全部设计和验证流程，乃至可以勾引设计者完成设计。Synposys公司的EDA工具牢牢盘踞着海内数字集成电路的市场，DC+VCS和ICC+PT+VCS是海内大部分设计公司的标配。Cadence公司的EDA工具在仿照集成电路设计和数字电路设计后端市场，尤其是数模稠浊芯片市场具有不可替代性。毕竟Cadence是做后端工具起身的。FPGA的设计工具也是类似的情形，Intel的Quartus和Xilinx的Vivado都能够勾引用户完成一次完全而有效的设计。
“前端+后端”已经成为集成电路设计的紧张流程，迄今没有颠覆性的变革。目前设计流程的发展趋势可以概括为：提高EDA工具的自动化程度，减少人工干预和接入，降落设计门槛，提高生产率。
1.2提升自动化程度：[_^strong:59a7a84a!]芯片设计软件化
在硬件描述措辞（HDL）涌现之前，前端设计和后端设计的接口便是事理图。但是设计一个繁芜电路的事理图是非常辛劳和耗时的。目前，HDL已经完备取代了事理图作为前端设计的载体。前端工程师将设计想法转化为HDL描述。随后，综合工具将HDL描述转化为网表。网表用标准单元的连接描述电路。前端设计和后端设计的接口接管用HDL措辞描述的网表。常用的HDL措辞便是Verilog和VHDL。
HDL的涌现，让前端设计师得到了充分的解放，也让数字集成电路设计涌现明显的软件化趋势。
首先，从形式上，HDL代码与打算机软件程序非常相似。不过这里必须要解释，HDL代码与打算机软件程序有明显的差异，即便是在行为级描述。HDL代码是对电路行为或者连接的描述，而不是类似于软件程序那样的可实行程序。相对付软件措辞，HDL措辞特殊加强了对付并行化的描述和位运算的描述。以Verilog HDL为例。在Verilog中，赋值分为壅塞赋值和非壅塞赋值，以描述旗子暗记之间的并发关系。Verilog相对付高等软件编程措辞，补充了比特级别的旗子暗记类型。
其次，HDL代码可以通过脚本来天生。HDL代码的呈现形式是文本文件。这就使得，可以用脚本程序（比如python，perl等）来天生一个有规律的HDL代码文件。通过脚本天生的HDL代码经由综合之后得到的电路，会与行为描述产生的电路等效，乃至会比通过行为级描述产生的电路更加简化。这是由于，HDL代码的不同写法只是对相同电路功能的不同描述而已。只要功能（输入和输出的对应关系）同等，那么综合得到的电路便是等效的。比如，对付一个8比特数除3求余数和模数。直接的想法是写一个除法器按照移位减法进行打算。同时，也可以写一个脚本，直接天生256个输入对应的输出，并用case构造写成一个Verilog模块。天生的脚本综合出的模块便是一个组合逻辑。综合工具会使得电路构造最简。这一种策略在实际工程中常常碰着。
此外，HDL代码是可以直接仿真的。但是，仿真是串行实行的，以是HDL措辞还要规定大量的仿真规则以规定HDL代码在仿真时的行为。在仿真时，EDA软件借鉴了软件的观点来供应调试功能（单步调试、旗子暗记值等）。这使得HDL代码更加类似于软件，也使得HDL代码的观点变得混乱。
1.3 SoC设计方法学：IP核和“攒”芯片
随着芯片集成能力的提升，由一家设计公司完成电路中所有模块开拓的本钱显著提高。模块的定义、开拓、验证是一个花费韶光和人力的事情。另一方面，随着SoC设计方法学的盛行，芯片内部的组成模块也越来越趋同。一款SoC芯片内部一样平常都由CPU核、片内互联、片内存储、DRAM接口、USB接口等基本模块以及各种慢速外设组成。这就使得不同设计公司之间可以复用设计。
在这样的背景下，产生了一类IP供应商。这些IP供应商为设计公司供应充分验证过的成熟的IP模块。设计公司向IP供应商支付可不雅观的用度（仍旧可能低于设计公司自行开拓模块的本钱）。最范例的IP供应商便是ARM了。这家公司通过向环球的SoC厂商供应处理器核、片内总线等干系IP核，不仅成功的存活了几十年，还牢牢霸占了环球嵌入式处理器的市场，不容Intel问鼎。当然，ARM的IP税也是让各大公司有苦难言。Synopsys和Cadence也在IP供应市场产生可不雅观的份额。
IP核的涌现、成熟和丰富，产生了一种新的芯片设计形式，即“攒”芯片。设计公司只须要专注于自己的芯片中独到的部分，并做到有亮点盈利。其他部分都可以通过购买各种IP得到。比如一款实现某种算法的SoC，个中的算法模块是公司的独到专利，由设计公司自己设计、验证并优化。这款SoC中的CPU核（作为交互掌握接口，运行固件）、片内互联、视频编解码、内存接口以及视频接口都可以通过购买IP得到。
总而言之，集成电路设计流程的最大的特点便是分散和专精。从设计到制造，须要经由很多公司的接力才能完成。从IP供应商、EDA工具商、设计公司到制造商，每家公司都可以决定终极芯片的质量，却又不能担保终极芯片质量。反过来，对付设计公司来说，利用已经经由充分验证的流程和IP，可以显著降落公司自己的研发本钱和风险本钱。对付小公司以及创业公司，尤为如此。对付大公司而言，出于供应链安全性和定制化的考虑，可能会在IP核上进行布局，但是一样平常不会布局EDA工具。
在片上系统的设计流程中，模型的地位得到了主要的提升，尤其是对付完全部系的建模。相对付单一功能的芯片，片上系统的繁芜度空前的提高，完全走完一块芯片的“前端+后端”流程是非常耗时而且非常昂贵的。设计公司显然不能为所有的设计方案都实际做一次流片，也不可能用一次次流片来改动设计方案的毛病。因此，设计公司纷纭用模型研究来进行设计方案的探索和评估。一方面，开拓建模的本钱要低得多了，而且模型的灵巧性高，迭代速率快。另一方面，模型能够反响设计特性。基于模型仿真的剖析结果能够反响设计的实际情形。
2.设计流程向前延伸——建模
“前端+后端”的设计流程因此详细的和完全的设计规格书为出发点的。前端工程师将设计规格书转化为HDL描述，连续完玉成部设计流程。这确实是一个很完备的设计流程。
不过，如果设计规格书就定义错了或者定义不完善呢？在芯片功能较为大略、设计规格较为明确的时期，可以在验证阶段（前端验证或者后端验证）创造设计规格不能知足设计需求。进而反过分来修正和完善设计规格书，再重新进行设计和验证的迭代。但随着集成电路规模的不断提高，“设计+验证”的迭代周期变得很长。如果到了验证阶段才创造技能路线缺点，这样摧残浪费蹂躏的人力和韶光本钱就太大了。因此，如何验证设计规格是否精确就变得至关主要了，由于这决定了后续的事情是否在精确的道路长进步。
2.1建模的目的
在进行繁芜集成电路设计时，对将要设计的集成电路进行建模验证成为了担保集成电路设计不犯“方向性缺点”的不二选择。对集成电路进行抽象建模的目的可以归纳为三个方面。
第一个方面，通过软件仿真研究建模工具的性子和规律。这里须要研究的规律包括物理特性的规律，比如晶体管的电路模型、功耗模型等。还须要研究的是须要实现的功能的参数特性。通过模型仿真，可以得到某一个参数与某个性能指标的定量关系。对付繁芜的系统，这种定量关系每每都是无法通过公式直接打算得到显性的解析结果，必须要依赖仿真模型经由多次迭代和逼近后得到数值结果。
举一个剖析截断偏差的例子，以Cordic算法进行单精度浮点数的开方运算（仅作为举例，浮点数开方一样平常不用Cordic算法）。单精度浮点数有23位尾数，组成1位整数和23位小数的定点数。如果直接以这样的精度打算，那么均匀偏差相称于末了4个比特是无效的。为了能够降落偏差，须要对参与中间打算步骤的定点数扩展为1位整数和30位小数的定点数。打算完成后，再截断为符合单精度浮点数定义的尾数。中间打算步骤的位扩展详细参数就须要通过建模和仿真来加以验证。
另举一个片上互联的例子。在片上网络中，路由器中的缓存大小对付网络吞吐率的影响虽然可以用一些理论模型来加以描述，但是这类模型常日只能给出吞吐率的上界。通过模型仿真，可以明确的得到缓存大小与网络吞吐率的量化对应关系。
第二个方面，建模可以对设计方案和设计规格进行初步验证或并以此为根本探索更优的设计方案。在架构设计阶段，可以快速实现多种设计方案的模型，并且通过模型仿真设计方案的特性，明确哪种设计方案最具有连续研究的代价。在这一方面的运用中，模型验证多用于参数选择，比如确定算法中参与运算的各个变量的精度、网络中缓存的大小、神经网络的规模等等。
再举一个架构设计的例子。多核异构芯片中的片上互联结构设计时，须要知足一些核心之间高密度数据流传输带宽需求。这就使得，同构的片上网络构造和路由算法不适用，而设计新的拓扑构造和路由算法能否真正达到设计需求就须要模型仿真来为其背书。
其余一个例子和工程密切干系。商业公司虽然可以从公开拓表的学术论文中探求设计方案，但学术论文在运用环境和验证环境上常常语焉不详。虽然学术论文都流传宣传自己取得了显著的参数提升，但是并不虞味着这些方法都可以利用到的某个特定的设计中。如何甄别出对详细设计有代价的方案，也是模型的主要浸染。
第三个方面，超前软件开拓。当下的大部分芯片都不再是完成某个固定功能的大略模块，而是一个集成在芯片上的完全部系。即便是为某一个单一功能的芯片，个中也常日集成了某种轻量级的CPU核来实现参数配置、数据交互以及功能管理，如蓝牙芯片CC2640、充电器管理芯片SE8A等。以是，当下的芯片，大多常常须要固件、BIOS、OS等软件合营。
按照传统的开拓模式，这些软件的开拓都只能在集成电路设计完成之后进行，最早也须要在FPGA原型验证时进行。这不但造成软件开拓进度的延迟，软件工程师也无法对集成电路的设计提出有效的见地。只能是硬件有什么，软件就用什么。这显然不是一种最优的开拓方法。
而基于硬件模型可以将软件开拓的事情提前到与硬件同步进行。在硬件工程师按照模型设定的设计规格进行硬件开拓的时候，软件工程师也可以在这种模型上开拓相应的软件，并且运行调试。
更为主要的是，由于软件工程师通过模型在设计早期就参与了芯片的设计，软件工程师可以对芯片的软硬件功能划分和软硬件接口提出有代价的建议。这些改动对付芯片设计完成后的软硬件联合优化可以起到非常主要的浸染。
2.2建模对付设计流程的影响
建模可以贯穿在集成电路的设计流程，但是建模工程师则更多的涌如今设计流程的早期，也便是在设计方案确定之前。
下面以实现某种算法型的SoC芯片为例来看一下建模工程师如何参与集成电路的设计。
2.2.1建立算法模型
在这款芯片的研发早期，建模工程师对芯片利用的算法建立模型，并且对算法模型进行仿真。这一过程中，验证了算法的精确性和可行性。这时的算法模型是空想的。
接下类，考虑电路打算过程中引入的截断偏差，也便是引入打算的精度。通过调度参与打算的数据的宽度，担保终极结果的精度也知足哀求。这样就得到了算法的功能模型。也就说，这个功能模型输出的结果该当是实际硬件电路输出的结果相同。
再次对模型进行细化，考虑到打算电路的时序特性，并且补充算法模块的输入和输出接口时序。这样就得到的算法的时序模型。
通过上面的建模过程，完成了对算法的探索，得到了算法的设计规格。接下来，就可以接入集成电路设计的前端流程了。硬件工程师可以根据模型探索得到的设计规格重新编写HDL描述。随着高层措辞综合技能（HLS）的发展，硬件工程师也可以通过HLS工具将模型直接转化为HDL描述。
2.2.2建立架构模型
这款算法芯片实在是一款SoC芯片。公司设计的算法模块须要添加到一种CPU框架中，作为CPU核的一种外设或者协处理器。这里须要取舍的架构问题，例如：算法模块集成到CPU核的哪一个层次（可以作为CPU核内部运算单元、CPU外部共享私有内存的协处理器、CPU核外部总线上挂载的独立设备等）？CPU核如何调用该模块（中断/查询/DMA/独立访存）？SoC须要为算法模块供应多大的内存带宽？架构模型可以对这些问题给出量化的评估。
硬件工程师可以利用IP核来复用成熟的设计。建模工程师也可以利用虚拟IP（VIP）来复用成熟的设计。虚拟IP由IP供应商、EDA厂商或“第三方”针对某种IP供应。VIP应与IP功能和时序相同。建模工程师将VIP与公司自己的算法IP的模型组合在一起，就得到了SoC的架构模型。基于架构模型进行各种仿真，例如运行各种标准的测试程序，就可以对付以上提到的各种问题加以验证和评估。
同时，软件工程师也会参与到这一个过程中。软件工程师开拓的固件可以在架构模型上运行，并且仿照对算法模块的调用过程。因此，软件工程师能够对硬件和软件功能的划分和接口给出有代价的改进见地。
2.2.3 建立验证模型
模型并不是只用于设计流程早期进行算法设计和架构设计的时候，算法模型和架构模型适当加以改造后还可以成为验证阶段的黄金（golden）模型。在相同的勉励下，如果模型和设计供应相同的结果，那么设计是精确的；反之，设计存在毛病。黄金模型也供应了设计中的关键点的中间结果。这些中间结果在模型和设计中都可以找到，可以方便用来调试设计的毛病。
还有一种模型的目的是为了实现软硬件联合仿真验证。在设计流程中，除了利用测试向量验证设计模块是否精确，还须要验证模块能否使得实际系统知足设计哀求。对付流水线上的一个行列步队缓存，测试向量只能验证这个缓存能够精确的读写数据，但是无法验证这个缓存是否会成为流水线的瓶颈，进而影响流水线的吞吐率。
此时，系统中的其他模块也同样处于开拓和验证流程当中，显然不可能为了验证这一个模块而搭建一个完全部系。另一方面，随着集成电路规模的扩大，FPGA原型平台的性价比越来越低。能够容纳大规模设计的FPGA原型平台的价格也是相称可不雅观的。因此，最好的验证办法是将模块放到由软件模型构成的系统中。被测模块以RLT代码和FPGA原型的形式涌如今验证平台中，系统中的其他模块以软件模型的形式涌如今验证平台中。软件模型向被测模块注入符合实际情形的勉励，并且相应被测模块的输出。通过软硬件联合仿真环境，建模工程师可以得到设计模块对付完全部系的影响，评估设计模块能否使得完全部系知足设计哀求。
2.3利用系统建模上风
系统建模的核心上风就在于一个“快”字。
系统建模拟真速率快是由于模型省略了一些功能特性和物理实现细节，那么系统模型仿真的速率肯定快于RTL编码仿真的速率。这是由于RTL仿真是比特级别的，而软件模型仿真是旗子暗记级别的。比如，RTL仿真须要仿真加法器中每一个比特的动作；软件模型则只须要一条加法语句即可。其次，对付非定长构造，软件可以用循环实现，并且只进行必要的循环；硬件不支持非定长构造，只能按照最大可能的构造展开，再通过使能关闭不须要的单元或者放弃不须要的结果。这导致RTL仿真时须要做大量冗余的运算。末了，RTL仿真是4值的（0,1,X,Z），软件仿真是二值的（0,1）。
当然，模型的精度（尤其是时序的精度）和速率是一对抵牾体，在提高仿真速率时一定会导致精度有一定丢失，须要建模工程师根据建模的目的进行平衡。
开拓速率快也是“快”的其余一方面。编写软件的本钱要小于编写硬件实现的本钱。软件和硬件开拓的韶光可以分为编写代码和调试bug。由于HDL不能支持可变循环等不定构造，以是硬件HDL的表达能力要远小于软件的表达能力。而且，由于调试方法的限定，调试软件缺点要比调试硬件缺点随意马虎得多。尤其是对付编码过程中引入的bug，软件调试要比硬件调试大略很多。
3. 系统建模工程师
末了回到系统建模工程师的话题。系统建模工程师在设计公司中的人数不多，但是很主要。设计公司拥有的建模团队的实力从一定程度上可以反响公司未来技能演进的实力有多强。有些公司没有独立的建模团队，而是在架构团队、设计团队和验证团队等分散设置建模岗位或者职员。岗位的名称也并分歧一，只能通过岗位职责和技能哀求判断。附录中列出部分公司的建模工程师的岗位。
3.1 系统建模工程师的紧张职责
系统建模工程师的日常事情是紧张是通过模型仿真对设计方案进行评估，完成“建模-仿真-评估”的迭代。首先，根据项目须要建立模型。然后，进行仿真，网络数据。为了能够反响出设计的正面和负面影响，仿真要涵盖尽可能多的运用环境（测试程序或测试向量）。末了，剖析仿真数据，评估设计方案能否知足设计需求、评估模块或者系统设计方案有无毛病等。
系统建模工程师的详细事情方向可以分为架构建模和验证建模两个方向。架构建模评估的是想法；验证建模评估的是详细设计。
在架构建模方向，建模工程师的紧张输出便是用大量的仿真数据评估设计方案。当设计不知足需求或存在毛病时时候，架构建模还要被用来验证改进方案能否改动设计毛病并且不引起更多的问题。在仿真结束后应给出改进方案是否可行的结论，并反馈给方案的制订者（设计方案常日为资深架构师或设计主管共同协商确定）。
在验证建模方向的工程师的紧张职责是将电路仿真的结果与架构模型和算法模型的仿真结果进行比拟，可以判断电路功能是否精确。而仿真的结果要反馈给RTL设计职员，用于考验其RTL设计中存在什么问题。验证方向的建模工程师还会为验证模型和系统搭建软硬件联合验证环境，供应作为勉励和网络被测模块相应的软件模型，开拓旗子暗记交互的驱动。
3.2 系统建模工程师的能力
为了适应建模事情，系统建模工程师的能力哀求与硬件开拓工程师和软件开拓工程师有很大不同。
从技能方面，系统建模工程师须要具备广阔的技能阅读范围，但是不哀求样样精通。除了对付软件设计和硬件设计的技能，系统建模工程师还要了芯片功能的干系知识，比如打算机事理、旗子暗记处理和AI等等。快速学习和快速上手能力是系统建模工程师差异于其他岗位最大的不同。
从人际交往方面，系统工程师不仅须要较好的人际沟通能力，还须要较强的技能沟通能力。为了获取系统的特性并且反馈模型研究的结果，系统建模工程师须要与硬件和软件开拓工程师进行反复的互换。良好的人际沟通能力自然会使这一过程变得更高效。
另一方面，硬件工程师和软件工程师的技能措辞和体系是完备不同的。前端工程师和后端工程师的不雅观点和想法也会有不同。系统建模工程师要能够以对方熟习的办法与硬件或软件工程师进行互换，这便是技能沟通能力。技能沟通能力建立在建模工程师对付技能的充分理解的根本上，也建立在建模工程师的同理心和换位思考的角度上。
从个人性情方面，系统建模工程师须要对付技能保有纯挚的好奇和兴趣。系统建模工程师须要学习很多方面的知识，而且每一个新项目都不是对之前项目的重复。如果没有个性支撑，系统建模工程师也会陷入怠倦。
对系统建模工程师真正的寻衅在于，如何在没有参考的情形下，确认模型实现和剖析是精确的。如果模型有缺点或者毛病，那么会直接导致仿真结果和剖析结果乃至决策结果缺点。在没有对应硬件系统的时候，系统建模工程师是没有办法对模型进行校准的。系统建模工程师必须要能够根据对设计的理解，设计奥妙的测试程序，验证模型是否精确。要做到这一点，须要建模工程师具有足够的技能积累，并且深入理解被建模的设计。同时，建模工程师要具有严密的思维和清晰的逻辑。
系统建模工程师“站得高，看得远”。系统建模工程师可以学习到设计流程中各个环节的知识，不仅有逻辑设计的技巧，还有物理设计的体系，更有芯片用场的主要背景知识。终极，系统建模工程师是可以将这个别系讲清楚的人。
系统建模工程师虽然可能打仗很多技能领域，不过没有明确的技能提升路径。如果系统建模工程师不能够主动思考，认为完成建模和验证的事情就够了，那么系统建模工程师就在设计流程中陷入了被动的角色。系统建模工程师的技能提升依赖于工程师自己多想一点。对碰着的有趣征象的刨根问底，才使得系统建模工程师不断夯实技能，提升技能。系统建模工程师可以通过建模来充分理解现有设计以及设计的内在规律，从而自己提出设计优化方案，在设计流程中霸占主动。
附录：部分公司对付集成电路建模工程师任职哀求
职位1：RISC-V CPU设计/建模资深工程师
岗位职责
1.研发高性能RISC-V CPU Core；
2.制订/参与RISC-V处理器模块微构造设计规范；
3.卖力/参与开拓RISC-V CPU性能/功耗仿照器、模型和测试集；
4.对性能、功耗、面积进行剖析和权衡，选取RISC-V CPU优化设计方案；
5.卖力/参与开拓处理器模块的RTL；
6.与验证团队协作，验证CPU设计的精确性；
7.与物理设计团队协作，实现时序收敛和功耗优化。
岗位哀求
1.打算机科学、打算机工程或电子工程等干系专业学位；
2.有以下至少一项履历：打算机体系构造知识；CPU微架构知识；CPU周期精准性能仿照器，如GEM5等；Power management, security等领域知识；
3.有工业界处理器研发履历者优先；
4.良好的团队互助精神，事情态度积极。
职位2：x86系统建模&性能剖析工程师
岗位职责
1.针对CPU、Cache、系统总线、DDR掌握器等关键部件构建性能模型；
2.仿真、剖析现有系统架构的性能瓶颈；
3.探索新的架构设计方案、供应架构改进方面和初步性能评估参数；
4.搭建系统功能级仿真平台，为固件、驱动开拓供应支持。
岗位哀求
1.打算机或电子工程干系专业；
2.具有良好的C/C++编程能力；
3.对打算机体系构造有较深入的理解，特殊是CPU微架构、Cache设计及DDR掌握器；
4.有打算机系统架构或SoC设计履历者优先；
5.有SystemC开拓履历者优先；
6.熟习打算机仿真技能者优先，如Bochs，Qemu，GEM5等；
7.有RTL设计履历者优先；
8.熟习x86汇编和体系构造这优先。
职位3：SoC性能仿照工程师
岗位职责
1.CPU微架构性能仿照器开拓；
2.系统级性能仿照器开拓；
3.基准测试程序性能剖析和研究；
4.面向微架构的基准测试程序开拓。
岗位哀求
1.熟习CPU微架构；
2.理解打算机体系构造；
3.理解linux kernel；
4.具备一定编译器和指令集知识；
5.闇练C/C++以及python开拓。
职位4：ESL架构师
岗位职责
1.芯片核心算法到整体架构的建模，ESL仿真平台搭建，运用处景用例构建；
2.性能仿真数据剖析，大数据自动化到智能化处理；
3.基于ESL流程卖力完成IP建模、平台构建和仿真，卖力完成套片或芯片软硬件调试和性能剖析，实现架构探索和验证；
4.卖力芯片架构ESL需求和端到端操持管理；
5.ESL平台仿真速率和指令以易用性持续提升；
6.为有竞争力、高质量的芯片架构方案供应可靠依据和数据，能供应优化改进架构方案；
7.前辈ESL开拓流程、方法技能的探索。
岗位哀求
1.具有良好的业务抽象和芯片系统剖析能力，能够利用SystemC/C+C/CSystemVerilog等措辞已经芯片ESL建模和验证。
2.闇练利用C或C++措辞。
3.闇练利用脚本措辞，比如perl、tcl、python等中的一种；
4.微电子、通信、打算机等理工类本科及以上学历；
5.理解数字电路设计、微机事理；
6.长于沟通，具有很好的团队协作能力。
作者：王君实
电子科技大学博士。紧张研究方向为片上互联结构、打算机体系构造，已在IEEE Transactions on Computers (CCF A 类期刊)等高水平期刊和CODES+ISSS、ISCAS等顶级会议上揭橥高水平论文10 余篇，申请专利4项。长期从事片上系统建模和模型开拓事情。博士期间主导开拓了多核片上系统高层次建模与设计工具ESYSim。该系列的工具得到中国研究生电子设计大赛集成电路专项赛（也便是现在的中国研究生“创芯”大赛的前身）特等奖。现从事CPU性能建模和优化事情。
免责声明：本文由作者原创。文章内容系作者个人不雅观点，半导体行业不雅观察转载仅为了传达一种不同的不雅观点，不代表半导体行业不雅观察对该不雅观点赞许或支持，如果有任何异议，欢迎联系半导体行业不雅观察。
本日是《半导体行业不雅观察》为您分享的第2145期内容，欢迎关注。
半导体行业不雅观察
『半导体第一垂直媒体』
实时 专业 原创 深度
