上拉电阻：将一个不愿定的旗子暗记（高或低电平），通过一个电阻与电源VCC相连，固定在高电平。
下拉电阻：将一个不愿定的旗子暗记（高或低电平），通过一个电阻与地GND相连，固定在低电平。
上、下拉电阻的浸染：
一样平常说法是上拉增大电流，下拉电阻是用来接管电流。
1、当 TTL 电路驱动 CMOS 电路时，如果电路输出的高电平低于 CMOS 电路的最低高电平 （一样平常为 3.5V）， 这时就须要在 TTL 的输出端接上拉电阻，以提高输出高电平的值。
2、OC门电路必须利用上拉电阻，以提高输出的高电平值。
3、为增强输出引脚的驱动能力，有的单片机管脚上也常利用上拉电阻。
4、在CMOS芯片上，为了防止静电造成破坏，不用的管脚不能悬空，一样平常接上拉电阻以降落输入阻抗，供应泄荷通路。
5、芯片的管脚加上拉电阻来提高输出电平，从而提高芯片输入旗子暗记的噪声容限，增强抗滋扰能力。
6、提高总线的抗电磁滋扰能力，管脚悬空就比较随意马虎接管外界的电磁滋扰。
7、长线传输中电阻不匹配随意马虎引起反射波滋扰，加上、下拉电阻是电阻匹配，有效的抑制反射波滋扰。
详细的举个例子来讲，就明白了。
一、拉电阻用于输入引脚。
1、如果拉电阻用于输入旗子暗记引脚，常日的浸染是将旗子暗记线逼迫箝位至某个电平，以防止旗子暗记线因悬空而涌现不愿定的状态，继而导致系统涌现不期望的状态，如下图所示：
在实际运用中，10K欧姆的电阻是利用数量最多的拉电阻。须要利用上拉电阻还是下拉电阻，紧张取决于电路系统本身的须要，比如，对付高有效的使能掌握旗子暗记（EN），我们希望电路系统在上电后应处于无效状态，则会利用下拉电阻。
假设这个使能旗子暗记是用来掌握电机的，如果悬空的话，此旗子暗记线可能在上电后（或在运行中）受到其它噪声滋扰而误触发为高电平，从而导致电机涌现不期望的迁徙改变，这肯定不是我们想要的，此时可以增加一个下拉电阻。
而相应的，对付低有效的复位掌握旗子暗记（RST#），我们希望上电复位后处于无效状态，则应利用上拉电阻。
2、大多数具备逻辑掌握功能的芯片（如单片机、FPGA等）都会集成上拉或下拉电阻，用户可根据须要选择是否打开。例如STM32单片机GPIO模式即包含上拉或下拉。
3、根据拉电阻的阻值大小，我们还可以分为强拉或弱拉（weak pull-up/down），芯片内部集成的拉电阻常日都是弱拉（电阻比较大），拉电阻越小则表示电平能力越强（强拉），可以抵抗外部噪声的能力也越强（也便是说，不期望涌现的滋扰噪声如果要变动强拉的旗子暗记电平，则须要的能量也必须相应加强），但是拉电阻越小则相应的功耗也越大，由于正常旗子暗记要改变旗子暗记线的状态也须要更多的能量，在能量花费这一方面，拉电阻是绝不会有所偏颇的，如下图所示。
对付上拉电阻R1而言，掌握旗子暗记每次拉低L都会产生VCC/R1的电流花费（没有上拉电阻则电流为0），相应的，对付下拉电阻R2而言，掌握旗子暗记每次拉高H也会产生VCC/R2R 电流花费（本文假设高电平即为VCC）。
4、强拉与弱拉之间没有严格说多少欧姆是强弱的分界，一样平常我们利用的拉电阻都是弱拉，这样我们仍旧可以利用外部掌握旗子暗记将已经上/下拉的旗子暗记线根据须要进行电平的变动。
二、拉电阻用于输出引脚。
拉电阻作为输出（或输入输出）时牵扯到的知识点会更多一些，但实质的功能也是将电平箝位，最常见的输出上拉电阻涌如今开集（Open Collector,OC）或开漏（Open Drain,OD）构造的引脚。
1、我们有很多芯片的输出引脚是推挽输出构造（Output Push-Pull），如下图所示（还有一种反相输出的构造，实质也是一样的）：
推挽输出构造引脚的特点是：无论引脚输出高电平“H”还是低电平“L”，都有比较强的驱动能力（输入或输出电流能力）！
当推挽输出构造的掌握旗子暗记为低电平“L”时，Q1截止Q2导通，电流I1由电源VCC经负载RL与三极管Q2流向公共地，我们称此电流为灌电流（Sink Current），也便是外部电流注意灌输芯片内部，如下图所示：
相应的，当推挽输出构造的掌握旗子暗记为高电平“H”时，Q1导通Q2截止，电流I1由电源VCC经三极管Q1与负载RL流向公共地，我们称此电流为拉电流（Source Current），也便是芯片内部可以向外供应的电流（以是称之为“源电源”），从另一个角度讲，也便是外电路可以从芯片中拉走多少电流，如下图所示：
2、灌电流能力与拉电流能力也称为芯片引脚的驱动能力。对付任何给定的芯片，引脚的驱动能力都是有限的，如下图所示为STM32单片机的IO引脚电流驱动能力（来自ST数据手册）：
由上表可知，STM32的IO引脚的驱动能力为25mA，负号“-”表示电流的方向，灌与拉的电流方向是相反的（表中SUNK为SINK的过去分词）
由于芯片引脚的驱动能力都是有限的，如果引脚驱动的负载比较重，将可能导致输出电平禁绝确（无法输出预定的电平），如下图所示：
假定芯片的供电电压为3.3V（忽略晶体管饱和压降），则输出最大电流25mA时，负载RL的值约为132欧姆（3.3V/25mA），如果负载值小于132欧姆，则相应输出电流会更大（超过25mA），但是芯片引脚只能供应最大25mA的电流，因此，输出电平将会低落。
一样平常情形下，这种驱动重负载（小电阻）的电路连接是不会烧毁内部晶体管的，由于内部也是有限流电阻的，换句话讲，就算输出引脚对地短路，输出电流也不会超过最大的驱动能力（除非是不正规的芯片），当然，在实际运用过程中只管即便不要超出引脚的驱动能力。
3、OC（OD）的引脚输出构造有所不同（OC构造存在于三极管，而OD构造存在于场效管，下面以OC输出构造为例，OD输出构造的事理是同等的），如下图所示：
当三极管Q1的驱动掌握旗子暗记为高电平“H”时，Q1饱和导通，将对应输出引脚拉为低电平“L”，如下图所示。
但是当掌握驱动旗子暗记为低电平“L”时，三极管Q1截止，如果没有外部上拉电阻的话，该引脚相称于悬空（高阻态），无法输出高电平，也便是说，OC/OD构造输出的引脚没有拉电流（向外部电路供应电流）能力。因此，我们常日都会将OC/OD引脚通过外接电阻上拉到电源电压VCC，这样引脚输出高电平时的拉电流就直接由电源VCC供应，如下图所示：
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