西数东芝宣布128层3D NAND闪存：单颗512Gb 或命名为BiCS-5_东芝_芯片

干系产品有望在 2020 年末投产，并在 2021 年实现量产。
由富国银行（Wells Fargo）资深剖析师 Aaron Rakers 搭建的生产模型可知：

假设模具尺寸为 66 平方毫米、密度为 7.8Gb / 平方毫米，那西数-东芝将实现业内最高的 NAND 密度。
换言之，只需上一代 85% 的晶圆，就能完成当前所需的供应任务。

据悉，BiCS-5 采取了阵列下电路（CuA）设计。
个中逻辑电路位于芯片的底部，数据层堆叠在它的上方。

Rakers 称，与非 CuA 技能比较，芯片尺寸可缩小 15％ 。
与 96 层的 BiCS-4 比较，BiCS-5 可让模具总体缩小 23％ 。

将这部分空间开释之后，西数和东芝将能够利用四平面（相较于传统的双平面），将颗粒性能提升两倍。

模具分为四个平面或部分，许可独立或并行访问，吞吐量可达 132MB/s 。
比较之下，三星的 110+ 层芯片，只有 83MB/s 的吞吐量。

BiCS-5 闪存颗粒能够在 1.2Gb/s 的 IO 带宽下运行，读取延迟低至 45 微秒。

此外，西数利用 4KB 页面来访问 128 层芯片上的数据，而不是行业传统所限的 16KB 标准页面。

末了，这里先容的还只是 3D NAND（TLC）的模具。
如果升级到每单元 4-bit 的 QLC，还可进一步将单芯容量提升至 682Gb 。

据悉，在上月于旧金山举行的国际固态电路会议上，东芝就已经展示过这项技能。

[via BlockSandFiles]