DRAM的发展方向
对付 DRAM，紧张目标是连续将 1T-1C 单元的封装尺寸扩大到 4F2 的实际极限。寻衅在于垂直晶体管构造、高 κ 电介质以提高电容密度，同时保持低泄露。一样平常来说，DRAM 的技能哀求随着缩放而变得更加困难。在过去的几年中，DRAM 引入了许多新技能（例如，193 nm 氟化氩 (ArF) 浸没式High NA 光刻技能和双图形技能、改进的单元 FET 技能，包括鳍型晶体管、掩埋字线/单元 FET 技能等等）。
由于 DRAM 存储电容器在物理上随着尺寸缩小而变小，因此等效氧化物厚度 (EOT) 必须急剧缩小以保持足够的存储电容。为了扩展 EOT，须要具有高相对介电常数 (κ) 的介电材料。因此，采取高κ(ZrO2/Al2O/ZrO2)的金属-绝缘体-金属(MIM)电容器作为接地规则在48nm和30nm半间距之间的DRAM的电容器。和这个材料进化和改进一贯持续到 20 nm HP 和超高 κ（钙钛矿 κ > 50~100）材料被开释。此外，高 κ 绝缘体的物理厚度应按比例缩小以适应最小特色尺寸。因此，电容器的 3-D 构造将从圆柱形变为柱形。
另一方面，随着外围CMOS器件的微缩，这些器件形成后的工艺步骤须要低温工艺流程。这对付常日在 CMOS 器件形成后构建的 DRAM 单元工艺来说是一个寻衅，因此仅限于低温处理。DRAM 外围设备哀求可以放宽 Ioff 但须要更多 Ion 的低待机功耗 (LSTP) 设备。但是，在未来，将须要高 κ 金属栅极来坚持性能。
另一个主要主题是从 6F2 到 4F2 cell的迁移。由于半间距缩放变得非常困难，因此不可能坚持本钱趋势。保持本钱趋势并逐代增加总比特输出的最有希望的方法是改变单元尺寸因子 (a) 缩放比例（个中 a = [DRAM 单元尺寸]/[DRAM 半间距]）。目前 6F2（a = 6）是最常见的。例如，垂直单元晶体管是必需的，但仍旧存在一些寻衅。另一种选择是利用 3D DRAM。
总之，须要保持足够的存储电容和足够的单元晶体管性能以在未来保持保留韶光特性。他们的困难哀求正在增加，以连续扩展 DRAM 设备并得到更大的产品尺寸（即 >16 Gb）。除此之外，如果与引入新技能比较，本钱微缩的效率变差，那么DRAM微缩将会停滞，而采取3D单元堆叠构造，或者采取新的DRAM观点。
Flash的演进办法
有几种交叉的存储器技能具有一个共同的特色——非易失落性。哀求和寻衅因运用而异，范围从仅须要 Kb 存储的 RFID 到芯片中数百 Gb 的高密度存储。非易失落性存储器可分为两大类——闪存（NAND Flash 和 NOR Flash）和非基于电荷的存储存储器。非易失落性存储器基本上无处不在，许多运用程序利用常日不须要前沿技能节点的嵌入式存储器。More Moore 非易失落性存储器表仅跟踪前沿独立部件的存储器寻衅和潜在办理方案。
闪存基于大略的单晶体管 (1T) 单元，个中晶体管既用作访问（或单元选择）设备又用作存储节点。目前闪存做事于99%以上的运用。
当存储电子的数量达到统计极限时，纵然可以进一步缩鄙吝件尺寸，实现更小的单元，存储器阵列中所有器件的阈值电压分布也变得不可控，逻辑状态不可预测。因此，存储密度不能通过持续缩放基于电荷的设备来无限增加。然而，通过垂直堆叠存储层可能会连续有效提高密度。
通过完成一个设备层然后完成另一层等等来堆叠的经济性值得疑惑。如图 MM-9 所示，在堆叠几层设备后，每位本钱开始上升。此外，由于繁芜处理增加的互连和良率丢失导致阵列效率低落，可能会进一步降落此类 3D 堆叠的每比特本钱上风。
在2007 年，业内提出了一种“punch and plug”方法来垂直制造位线串，以大大简化加工步骤。这种方法使 3D 堆叠设备只需几个步骤，而不是通过重复处理，从而为 NAND 闪存供应了一条新的低本钱扩展路径。图 MM-9 解释了一种这样的方法。最初创造的bit-cost-scalable（或 BiCS）架构将 NAND 串从水平位置转为垂直位置 90 度。字线（WL）保持在水平面上。如图 MM-9 所示，这种类型的 3D 方法比完全设备的堆叠要经济得多，并且本钱效益不会达到相称高的层数。
自 2007 年以来，已经提出了许多基于 BiCS 观点的架构，当中包括一些利用浮栅而不是电荷捕获层进行存储的架构，这些技能在过去 2-3 年中已经投入量产。一样平常来说，所有 3D NAND 方法都采取了一种策略，即利用比传统 2D NAND 大得多的面积占用空间。3D NAND 的 x 和 y 尺寸（相称于 2D 中的单元尺寸）在 100nm 范围内乃至更高，而最小的 2D NAND 约为 15nm。更大的“单元尺寸”是通过堆叠大量存储层来实现具有竞争力的封装密度的。
3D NAND 的经济性因其繁芜而独特的制造需求而变得更加混乱。只管较大的单元尺寸彷佛放宽了对细线光刻的哀求，但要实现高数据速率，最好利用large page size尺寸，而这又会转化为细间距位线和金属线。因此，纵然单元尺寸很大，金属线仍旧须要约 20nm 的半间距，这只能通过具有双图案的 193i 光刻来实现。深孔刻蚀难度大、速率慢，刻蚀产量一样平常很低。沉积多层电介质和/或多晶硅，以及多层膜和深孔的计量都是对陌生领域的寻衅。这些都转化为对新设备和占地面积的大量投资，以及对晶圆流和良率的新寻衅。
终极的未知数是可以堆叠多少层。
层的堆叠彷佛没有硬性物理限定。超过一定的纵横比（大概是 100:1？）时，当反应离子蚀刻过程中的离子被侧壁上的静电荷波折并且不能进一步向下移动时，蚀刻停滞（etch-stop）征象可能会限定一次操作中可以蚀刻的层数 . 然而，这可以通过堆叠更少的层、蚀刻和堆叠更多的层（以更高的本钱）来绕过。
堆叠许多层可能会产生使晶圆波折的高应力，只管这须要仔细设计，但它彷佛并不是无法办理的物理极限。纵然在 200 层（每层约 50nm）时，总堆叠高度约为 10µm，仍旧与逻辑 IC 的 10-15 层金属层处于同一范围内。这种层厚度不会显著影响裸芯片厚度（目前最薄约为 40µm）。
然而，在 1000 层时，总层厚度可能会导致厚die不符合在薄封装中堆叠多个die（例如，16 或 32）的形状因数。目前量产176层，300+层有望实现，乃至500、800层也有可能。除了处理寻衅之外，堆叠更多层还增加了打仗更多字线所需的面积开销。该区域开销，加上增加的处理繁芜性，终极将通过添加更多层来降落本钱效益。
当堆叠更多层被证明太困难时，面积 x-y 足迹的重新缩小可能终极会开始。然而，这种趋势并不能担保。如果孔纵横比是限定成分，那么缩小占位面积不会降落该比率，因此也无济于事。此外，与紧密间距的 2D NAND 比较，更大的单元尺寸彷佛至少部分有助于 3D NAND 的更好性能（速率和循环可靠性）。x-y 缩放是否仍能供应这样的性能尚不清楚。
因此，未来几代的路线图预测在 2022 年与当前节点保持同等。另一方面，增加每个存储单元的存储位数虽然在技能上具有寻衅性，但彷佛取得了进展。这在一定程度上是为了利用 3D NAND 器件实质上更大，因此存储的电子更多，更随意马虎制成更多的逻辑电平。
目前 4 位/单元器件 (QLC) 正在量产，并且乐不雅观地认为 5 位/单元乃至更多可能在不久的将来变得可行。一个单元中更多的存储位须要在性能上做出一些折衷，由于它须要更长的韶光来编程和读取，并且在将逻辑电平压缩在一起时可靠性会受到影响。然而对付许多读取密集型运用程序来说，为了降落本钱，这种权衡是可以接管的。
新兴存储的不愿定性
由于存储电荷太少，2D NAND Flash 缩放受到统计颠簸的限定，一些不基于电荷存储的非常规非易失落性存储器（铁电或 FeRAM、磁性或 MRAM、相变或 PCRAM，以及电阻或 ReRAM）正在开拓中，形成常日称为“新兴”存储器的种别。
只管 2D NAND 正在被 3D NAND 取代（不再受制于电子太少的缺陷），但基于非电荷的新兴存储器的一些特性（例如低电压操作或随机存取）正在被各种各样的运用关注从而得到连续发展的机会。这些新兴的存储器常日具有两端构造（例如，电阻器或电容器），因此很难同时用作单元格选择设备。存储单元一样平常以1T-1C、1T-1R或1D-1R的形式结合单独的存取器件。
1、FeRAM：铁随机存储器
FeRAM 器件通过切换和感测铁电电容器的极化状态来实现非易失落性。要读取内存状态，必须跟踪铁电电容器的磁滞回线( hysteresis loop)，并且存储的数据被毁坏并且必须在读取后写回（毁坏性读取，如 DRAM）。由于这种“毁坏性读取”，找到既能供应足够的极化变革又能在延长的事情周期内保持必要稳定性的铁电材料和电极材料是一项寻衅。
许多铁电材料对付 CMOS 制造材料的正常补充来说是陌生的，并且可以通过传统的 CMOS 处理条件退化。FeRAM 速率快、功耗低、电压低，因此适用于 RFID、智能卡、ID 卡和其他嵌入式运用。处理难度限定了它的广泛采取。最近，提出了基于 HfO2 的铁电 FET，其铁电性用于改变 FET 的 Vt，从而可以形成类似于闪存的 1T 单元。如果开拓成熟，这种新存储器可以用作低功耗且速率非常快的类似闪存的存储器。
2、MRAM：磁性内存
MRAM (Magnetic RAM) 设备采取磁性隧道结 (MTJ：magnetic tunnel junction) 作为存储元件。MTJ 单元由两种铁磁材料组成，由用作隧道势垒的薄绝缘层隔开。当一层的磁矩切换为与另一层对齐（或与另一层的方向相反）时，电流流过 MTJ 的有效电阻会发生变革。可以读取隧道电流的大小以指示存储的是“一”还是“零”。场切换 MRAM 可能是最靠近空想的“通用存储器”的，由于它是非易失落性的、快速的并且可以无限循环。因此，它可以用作 NVM 以及 SRAM 和 DRAM。
然而，在 IC 电路中产生磁场既困难又低效。只管如此，Field Switching MTJ MRAM已经成功制成产品。然而，当存储元件缩放时，切换所需的磁场会增加，而电迁移会限定可用于产生更高 H 场的电流密度。因此，估量现场开关 MTJ MRAM 不太可能扩展到 65nm 节点以上。
“STT(spin-transfer torque )”方法的最新进展供应了一种新的潜在办理方案，个中自旋极化电流将其角动量转移到自由磁性层，从而在不借助外部磁场的情形下反转其极性。在自旋转移过程中，大量电流利过 MTJ 隧道层，这种应力可能会降落写入耐久性。在进一步缩放时，存储元件的稳定性会受到热噪声的影响，因此估量在 32nm 及以下须要垂直磁化材料。最近已经证明了垂直磁化。
随着NAND Flash的快速发展，以及最近推出的有望连续等效缩放的3D NAND，STT-MRAM取代NAND的希望彷佛渺茫。然而，其类似 SRAM 的性能和比传统 6T-SRAM 小得多的占用空间在该运用中引起了极大的兴趣，特殊是在不须要高循环耐久性的移动设备中，例如在打算中。因此，STT-MRAM 现在大多不被视为独立内存，而是嵌入式内存 ，并且不在独立 NVM 表中进行跟踪。
STT-MRAM 不仅是嵌入式 SRAM 替代品的潜在办理方案，也是嵌入式闪存 (NOR) 替代品的潜在办理方案。这对付物联网运用来说可能特殊有趣，由于低功耗是最主要的。另一方面，对付利用更高存储密度的其他嵌入式系统运用，估量 NOR 闪存将连续霸占主导地位，由于它仍旧更具本钱效益。此外，闪存能够承受 PCB 板焊接过程（约 250°C）而不会丢失其预加载代码，这是众所周知的，许多新兴存储器尚未能够证明这一点。
3、PCRAM
PCRAM 器件利用硫属化物玻璃（最常用的化合物是 Ge2Sb2Te5，或 GST）的非晶态和晶态之间的电阻率差异来存储逻辑电平。该器件由顶部电极、硫族化物相变层和底部电极组成。泄露路径被与相变元件串联的存取晶体管（或二极管）割断。
相变写入操作包括：(1) RESET，个中硫族化物玻璃通过短电脉冲瞬间熔化，然后快速淬火成具有高电阻率的非晶固体，以及 (2) SET，个中振幅较低但更长脉冲（常日 >100ns）将非晶相退火为低电阻晶态。1T-1R（或 1D-1R）单元比 NOR Flash 更大或更小，取决于利用的是 MOSFET 还是 BJT（或二极管。该设备可以被编程为任何终极状态而无需擦除先前状态，从而供应更快的编程吞吐量。大略的电阻器构造和低电压操作也使 PCRAM 对付嵌入式 NVM 运器具有吸引力。
PCRAM 的紧张寻衅是重置相变元件所需的高电流（fraction of mA），以及相对较长的设置韶光和高温耐受性以在回流焊期间（约 250°C）保留预加载代码。热滋扰是 PCRAM 可扩展性的潜在寻衅。然而，热滋扰效应是非累积的（不像闪存，个中导致电荷注入的编程和读取滋扰是累积的）并且较高温度的RESET脉冲很短（10ns。相变材料与电极的相互浸染可能会带来长期的可靠性问题并限定循环耐久性，是类 DRAM 运用的紧张寻衅。与 DRAM 一样，PCRAM 是真正的随机存取、位可变存储器。
已经利用碳纳米管作为电极证明， PCRAM 器件可以做到 < 5nm 的可扩展性，并且复位电流遵照较大器件的外推线。至少在一个案例中，证明了 1E11 的循环耐力。相变存储器从2011年开始用于功能手机，取代NOR Flash，2012年开始在~45nm节点量产，但此后没有新产品推出。在过去的几年中，PCM 存储器也被瞄准为嵌入式运用程序的 eFlash 替代品的潜在候选者 。在这些事情中，不同类别的相变材料的合金化许可得到符合焊接回流的存储器；然而，如此高的温度稳定性因此较慢的写入速率为代价的。
4、ReRAM：电阻式存储器
目前正在研究一大类两端器件，个中存储状态由金属-绝缘体-金属 (MIM：metal-insulator-metal ) 构造的电阻率决定，用于存储运用。个中许多电阻式存储器仍处于研究阶段。由于他们承诺缩小到 10nm 以下，并以极高的频率 (< ns) 和低功耗运行，过去十年中许多工业实验室的重点研发事情使这项技能被广泛认为是 NAND 的潜在继续者（包括 3D NAND ).
作为一种双端器件，高密度 ReRAM 的发展一贯受到缺少良好选择器器件的限定。然而，3D XP 内存的最新进展彷佛已经办理了这个瓶颈，如果办理了不稳定位等其他技能问题，ReRAM 可能会取得快速进展。除了 3D XP 阵列（类似于基于 PCRAM 的 3D XP 存储器）之外，还可以利用 2D 阵列和小字线 (WL) 和小位线 (BL) 半间距制造高密度 ReRAM 产品。
此外，如果终极采取 OTS 类型的选择器器件，那么利用底部的晶体管和 3D 阵列中每个 ReRAM 器件的 OTS 选择器来制造 BiCS 型 3D ReRAM 彷佛是可行的，如图 MM-10 所示。只管由于引入 3D XP 内存彷佛办理了双极选择器设备的瓶颈，但尚未推出高密度 ReRAM 产品，但可以合理预期 ReRAM 的进展。
然而最近，开拓高密度 ReRAM 的激情亲切彷佛消退了。这可能是由于两个缘故原由。(1) 3D NAND Flash的成功增加了进入门槛， (2) 难以知足大型阵列的可靠性哀求。（请把稳，针对嵌入式运用程序的较小 Mb 大小阵列成功开拓 ReRAM 已发布多项公告。）
在过去的几年中，上述这些问题彷佛注定了高密度 ReRAM 的大规模运用。最初关于 ReRAM 由数千个原子组成，不受统计颠簸影响的论点现在看来值得疑惑。彷佛操作 ReRAM 的灯丝仅由几个原子（离子）组成。彷佛有证据表明，纵然是相对较大的 ReRAM 设备也会受到统计颠簸的影响。因此，我们不看好高密度运用的 ReRAM。
