Xilinx 7系列SelectIO结构之IO属性和约束_属性_缓冲器

图1、DCI_CASCADE约束语法

位置约束用来明确利用I/O所处的管脚的位置，位置约束是通过管脚唯一编号来进行的。

图2、LOC约束语法

IOSTANDARD属性用来选择I/O标准电平。

图3、IOSTANDARD属性约束

输出I/O缓冲器压摆率有SLOW（默认）和FAST两种选择。
FAST压摆率可以知足高性能需求，例如高速存储器接口，但是，如果不能恰当设计（端接匹配，传输线阻抗掌握和串扰耦合），更高的压摆率输出会导致旗子暗记反射或者产生噪声问题。

图4、SLEW属性语法

对付LVCMOS和LVTTL输出缓冲器（OBUF，OBUFT和IOBUF），可以通过DRIVE属性设置驱动电流强度。

图5、DRIVE属性许可设置值

图6、输出电流强度约束

输入缓冲器（IBUF）、三态输出（OBUFT）和双向缓冲器（IOBUF）有弱上拉，弱下拉或者"keeper"电路。

图7、PULLUP/PULLDOWN/KEEPER属性

差分端接属性（DIFF_TERM）用于差分输入I/O，用于打开或关闭芯片内置100Ω差分端接电阻。
片上输入端接电阻比芯片外部分立电阻端接更能改进旗子暗记完全性，由于片内端接电阻在吸收器侧不存在stub（由PCB设计引起，可以通过背部钻孔肃清，会带来PCB制造本钱增加）。
该属性运用于以下I/O标准：

图8、DIFF_TERM属性约束语法

当利用DIFF_TERM属性是，必须对LVDS或者其他2.5V电平标准I/O bank供应恰当电压，并且该属性只用于输入差分I/O。

7系列FPGA的VREF电压可以由芯片内部产生或者由外部电源供电，利用芯片内部产生VREF电压可以肃清外部电源供电。
当VREF管脚不作为电源管脚利用或者利用内部参考电源（INTERNAL_VREF）时，它可以作为普通I/O利用。
内部产生的VREF来自VCCAUX电源，每个bank有一个单独的VREF电源层。

图9、内部VREF属性约束

芯片内部参考电源有以下几种选择：

VCCAUX_IO管脚可以设置为1.8V或者2.0V电压，当设置为2.0V电平时，须要对VCCAUX_IO添加约束，默认为1.8V电平。

图10、VCCAUX_IO属性约束

在一个bank中，如果VCCAUX_IO管脚供电为2.0V，则在该bank至少一个I/O net管脚或者原句将VCCAUX_IO属性约束为HIGH，其他所有I/O net或者原句可以约束为HIGH或者DONTCARE。

这些属性及约束我们在进行FPGA软件设计时会用到，有些约束须要合营硬件进行，比如参考电压VREF的设计等。
闇练运用这些约束对付我们更好的发挥FPGA器件性能具故意义。

这些属性及约束的语法我们可以在Vivado IDE “Language Templates”里找到。

延伸阅读：Xilinx 7系列FPGA架构之SelectIO构造（一）