本文由半导体家当纵横（ID：ICVIEWS）综合
随着CMOS 2.0的涌现，芯片设计领域正处于革命的边缘。
CMOS 是几十年来更小的晶体管和更快的打算机背后的硅逻辑技能，正在进入一个新阶段。CMOS 利用两种成对的晶体管来限定电路的功耗。在这个新阶段“CMOS 2.0”中，该部分不会改变，但处理器和其他繁芜 CMOS 芯片的制造办法将会改变。总部位于比利时的纳米技能研究中央Imec的逻辑技能副总裁Julien Ryckaert向IEEE Spectrum先容了事情的发展方向。
为什么CMOS进入了一个新阶段？
Julien Ryckaert： CMOS 是 20 世纪 60 年代构建微处理器的技能选择。使晶体管和互连器件变得更小，以使其更好地事情 60、70 年。但这种情形已经开始崩溃。
Ryckaert：多年来，人们使 CPU 和 GPU 等片上系统 (SoC) 变得越来越繁芜。也便是说，他们将越来越多的操作集成到同一个硅芯片上。这是有道理的，由于在硅片上移动数据比在打算机中的芯片之间移动数据要高效得多。
长期以来，CMOS 晶体管和互连的缩小使所有这些操作都能更好地事情。但现在，构建全体 SoC、仅通过扩展设备和互连来使其变得更好变得越来越困难。例如，SRAM的扩展性和逻辑性不再相同。
当代CMOS扩展的寻衅
随着半导体技能的进步，当代CMOS缩放面临着繁芜的寻衅。缩小晶体管以提高性能会碰着功耗、散热和量子效应等障碍。平衡这些成分对付坚持电子设备创新步伐至关主要。
短通道效应 （SCE）
短沟道效应 （SCE） 是指当器件尺寸达到 1μm 时，金属氧化物半导体场效应晶体管 （MOSFET） 中发生的不利效应。这些效应紧张是由于物理栅极长度的减小以及沟道漏极度电场的增加所致。
随着栅极长度的减小，栅极对沟道的掌握减弱，导致泄电流增加、载流子迁移率降落、阈值电压掌握降落等各种不利影响。
从历史上看，研究职员专注于减少物理栅极氧化物厚度，并设计源极、漏极和沟道的掺杂曲线，以减轻这些影响。然而，半导体领域引入了新的材料和器件架构，如应变沟道、高介电常数 （k） 金属栅极 （HKMG）、绝缘体上硅 （SOI） 和翅片场效应晶体管 （FinFET），以积极抑制短通道效应 （SCE） 并应对其他不利影响。
传统扩展事情的局限性CMOS技能的持续扩容碰着了障碍，这紧张是由于传统扩容事情的局限性。最新的国际设备和系统路线图 （IRDS） 表明，对付低功耗 （LP） 和高性能 （HP） 运用，亚 5 纳米技能节点的扩展将分别在 14 纳米和 12 纳米的物理栅极长度上结束不前，这给进一步扩展带来了重大寻衅。
器件静电和可变性
改进器件静电特性和解决超缩放MOSFET的可变性问题已成为当代CMOS缩放的关键寻衅。
这里的器件静电是指FET的可扩展性的量化和改进。自然长度 λ 通过捕获从源极或漏极到沟道的电位变革的陡峭程度来量化 FET 的可扩展性。信道电位的有效调制对付掌握移动电荷载流子群体至关主要，而办理这些静电寻衅对付可扩展性至关主要。
上面的流程图解释了利用抽头分层扩展的 FET 扩展场景。抽头的事情办法类似于 FET，利用旋钮或闸门掌握水或电荷载流子从源头流向通过通道的排水管。不同形式的分流器代表不同的缩放方案。自然长度用 λ 表示。
办理办法是什么？
Ryckaert：归根结底，摩尔定律并不是要供应更小的晶体管和互连，而是要在单位面积上实现更多功能。因此，您开始看到的是打破某些功能，例如逻辑和 SRAM，利用能够发挥各自最佳上风的技能将它们构建在单独的小芯片上，然后利用前辈的 3D 封装技能重新集成它们。您可以连接构建在不同基板上的两个功能，并实现这两个功能之间的通信效率，该效率与这两个功能位于同一基板上时的效率相媲美。这是我们所说的智能分解或系统技能协同优化的演化。
那是CMOS 2.0吗？
Ryckaert：我们在 CMOS 2.0 中所做的事情正在进一步推动这一想法，通过更细粒度的功能分解和更多芯片的堆叠。CMOS 2.0 的第一个迹象是背面供电网络即将到来。在当今的芯片上，所有互连（包括传输数据的互连和供应电力的互连）都位于硅的正面（晶体管上方）。这两种类型的互连具有不同的功能和不同的哀求，但迄今为止它们必须以折中的办法存在。背面电源将电力传输互连移动到硅下方，实质年夜将芯片转变为夹在两个互连堆栈之间的有源晶体管层，每个堆栈具有不同的功能。
CMOS 2.0 中晶体管和互连是否仍旧须要保持尺寸缩小？
Ryckaert：是的，由于在该堆栈的某个位置，您仍旧会有一个层，每单位面积仍旧须要更多的晶体管。但现在，由于您已经肃清了它曾经具有的所有其他限定，以是您可以让该层通过非常适宜它的技能很好地扩展。
CMOS 2.0的未来
CMOS 2.0的潜在运用非常广泛，涵盖各个行业:
人工智能（AI）： 神经形态芯片可以显著加速人工智能的开拓，实现繁芜算法的更快演习，并为更前辈的人工智能运用铺平道路。
物联网 (IoT)： 其小型化和能效上风可以促进更小、更节能的物联网设备的开拓，促进互联天下的发展。
高性能打算 (HPC)： 其支持的前辈芯片架构可以开释新的打算能力水平，促进繁芜的科学仿照和数据剖析。
消费电子产品： 更密集、更高效的芯片的潜力可以带来更时尚、更强大的智好手机、条记本电脑和其他消费设备。
结语
CMOS 2.0 是imec 对未来芯片设计愿景的顶峰，涵盖了全3D 芯片设计。我们已经看到 AMD 第二代 3D V-Cache 的内存堆叠，它将 L3 内存堆叠在处理器顶部以提高内存容量，但imec 设想全体缓存层次构造包含在其自己的层中，包括 L1、L2 和 L3 缓存垂直堆叠在构成处理核心的晶体管上方的自己的芯片上。每个级别的缓存都将利用最适宜该任务的晶体管来创建，这意味着 SRAM 的较旧节点，随着SRAM 扩展速率开始大幅放缓，这一点变得更加主要。SRAM 缩小的规模导致缓存花费了更高比例的芯片，从而导致每 MB 本钱增加，并阻碍芯片制造商利用更大的缓存。因此，通过 3D 堆叠迁移到密度较低的缓存节点所带来的本钱降落也可能导致缓存比我们过去看到的大得多。如果履行精确，3D 堆栈还可以帮助缓解与较大缓存干系的延迟问题。
CMOS 2.0革命开启了芯片设计史上的变革性篇章。然而，通过采取新材料、设备构造和设计范式，它有可能办理当前的局限性，解锁新功能，并将技能领域推向更光明的未来。随着该领域的研究和开拓的不断发展，CMOS 2.0的真正影响尚未完备实现，但其塑造技能未来的潜力是不可否认的。
随着CMOS 2.0的涌现，芯片设计领域正处于革命的边缘。此外，这种打破性的方法有望重新定义半导体技能的边界，让人们得以一窥打算能力无止境的未来。可以说，这种范式转变供应了更繁芜的技能现实。EDA 工具的发展速率有多快？分区的本钱和繁芜性是否会变得令人望而生畏？CMOS 2.0 平台的热性能是否可控？只有韶光会给出答案。引用德国哲学家和革命家弗里德里希·恩格斯的话：“没有人确切知道他正在创造的革命。”与此同时，这也正是这些时期如此迷人的缘故原由。探索这些未知领域须要全体半导体生态系统的密切互助和共同创新。受到威胁的不是摩尔定律本身，而是它所代表的促进经济增长、科学进步和可持续创新的能力。
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