随着集成电路工艺水平的提高，芯片的规模越来越大，如何在规模化生产中快速剔除不合格的芯片，减少芯片的测试周期和本钱变得越来越主要，而这些都离不开DFT（Design for Test, 可测试性设计）。
可测试性设计是一种集成电路设计技能，紧张任务是通过增加逻辑、更换元件以及增加引脚等方法设计特定的测试电路，同时对被测试电路的构造进行调度，提高电路的可测性，即可掌握性和可不雅观察性。在设计阶段添加这些构造虽然增加了电路的繁芜程度，看似增加了本钱，但是每每能够在测试阶段节约更多的韶光和金钱。
目前，传统芯片的可测试性设计已经有了成熟完善的标准、方法和工具，那么在AI芯片时期，该如何进行芯片的可测试性设计呢？它与传统芯片的可测试性设计有什么不同呢？
4月25日晚8点，AI芯片设计系列课第二讲将开讲，由环球EDA三巨子之一西门子明导（Mentor）首席研发工程师黄宇博士主讲，主题为《AI芯片的可测试性设计》。
黄宇博士是IEEE高等会员，DAC, ITC, VTS, ATS, ETS, ASPDAC, NATW 等多个国际会议的组委会委员。拥有37项美国专利，揭橥了120篇国际论文，紧张研究大规模集成电路的测试和诊断。本次讲解黄宇博士将重点从AI芯片的可测试性设计的方法、难点、把稳事变等方面进行系统讲解。
课程信息
主题：AI芯片的可测试性设计
韶光：4月25日
地点：「AI芯片」社群、智东西公开课小程序
课程内容
主题：AI芯片的可测试性设计
讲师：西门子明导（Mentor）首席研发工程师黄宇
提要
1.芯片可测试性设计的主要性
2.从测试角度看AI芯片的特性
3.AI芯片的可测试性设计
4.案例分享
讲师先容
黄宇，西门子明导首席研发工程师。目前在美国Portland，OR 事情。黄宇博士的研究领域包括大规模集成电路的测试和诊断，现在拥有37项美国专利，并揭橥了120篇国际论文。他是IEEE高等会员，也是DAC, ITC, VTS, ATS, ETS, ASPDAC, NATW 等多个国际会议的组委会委员。
入群路径
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