当今的旗子暗记处理系统普遍须要利用稠浊旗子暗记器件，例如仿照数字转换器（ADC）、数字仿照转换器（DAC）以及快速旗子暗记处理器（DSP）。为了处理宽动态范围的仿照旗子暗记，高速高性能的ADC和DAC旗子暗记显得更加主要。为了在恶劣的数字环境中保持仿照旗子暗记宽动态范围和低噪声，就要利用良好的高速电路设计技能，包括适当的旗子暗记走线、去耦和接地。
在过去，“高精度，低速”电路一样平常被视为与所谓的“高速”电路不同。对付ADC和DAC，采样速率（对付ADC来说）和更新速率（对付DAC来说）作为划分所谓“高速”和“低速”的标准。但是，以下两个例子表明，当本年夜多数旗子暗记处理芯片都是真正的“高速”芯片，而且必须作为高速器件对待才能保持其高性能。例如DSP和AD/DA芯片。
所有旗子暗记处理运用的采样ADC（具有内部采样保持电路的ADC）都以相对高速的时钟进行操作。该时钟具有快速的上升和低落韶光（一样平常为几纳秒），以是必须被视为高速器件，纵然转换速率可能低。例如，一个中速12位逐次逼近（SAR）ADC却在10MHz的内部时钟上事情，而采样速率仅为500 KSPS。
Σ-Δ ADC也须要高速时钟，由于它们具有很高的过采样率。纵然是高分辨率、所谓的“低频”的工业丈量Σ-Δ ADC（吞吐量为10 Hz至7.5 kHz）也在5MHz或更高的时钟频率下事情，来供应24位分辨率（例如，ADI公司的AD77xx -系列）。
更繁芜的是，稠浊旗子暗记IC具有仿照和数字两种端口，因此如何利用适当的接地技能就更加茫然。此外，稠浊旗子暗记IC有的具有相对较低的数字电流，而另一些具有高数字电流。许多情形下，两种类型必须区分对待，才能实现最佳接地。
数字和仿照设计工程师方向于从不同角度对待稠浊旗子暗记设备，本教程的目的是总结一种通用的接隧道理，可以用于大多数稠浊旗子暗记设备，而无需知道其内部电路的详细细节。
接地层和电源层
低阻抗、大面积接地层对付仿照电路和数字电路都是至关主要的。接地层不仅为了给高频电流（高速数字逻辑产生的）一个低阻抗返回路径，而且最大限度地减少EMI / RFI辐射。由于接地层的屏蔽浸染，电路对外部EMI / RFI的敏感性也降落了。
接地层还许可利用须要可控阻抗的传输线技能（微带或带状线）来传输高速数字旗子暗记或仿照旗子暗记。
由于“母线(buss wire)”在大多数逻辑转换等效频率下具有阻抗，将其用作“地”完备不能接管。例如，#22标准导线具有约20 nH/英寸的电感。由逻辑旗子暗记产生的压摆率为10mA/ns的瞬态电流，在此频率下流经1英寸该导线将形成200 mV的无用压降：
对付具有2 V峰峰值范围的旗子暗记，此压降会转化为约10%的偏差（大约3.5位精度）。纵然在全数字电路中，这个偏差会导致逻辑电路噪声裕量的显著低落。
图 1 ：流入仿照返回路径的数字电流产生偏差电压
图1显示了数字返回电流滋扰仿照返回电流（顶部图）的范例示例。接地路径的导线电感和电阻由仿照和数字电路共享，这会造成相互影响，终极产生偏差。一个可能的办理方案是让数字电路电流返回路径直接流向GND REF，如底图所示。这是“星型接地”或者叫单点接地的基本事理。在包含多个高频返回路径的系统中实现真正的单点接地是很困难的，由于单独的电流返回路径导线的物理长度会引入寄生电阻和电感，这不符合高频电流的低阻抗接地原则。实际操作中，电流回路必须由大面积接地层组成，以便实现高频电流下的低阻抗接地。如果无低阻抗接地层，则险些不可能避免上述共享阻抗，特殊是在高频下。
所有集成电路接地引脚应直接连接到低阻抗接地层，从而将串联电感和电阻降至最低（意思是不要用什么IC座之类的东东）。对付高速器件，不推举利用传统IC插槽。纵然是“小尺寸”插槽，额外电感和电容也可能引入无用的共享路径，从而毁坏器件性能。如果插槽必须合营DIP封装利用，例如在制作原型时，个别“引脚插槽”或“笼式插座”是可以接管的。以上引脚插槽供应封盖和无封盖两种版本（AMP产品型号5-330808-3和5-330808-6）。由于利用弹簧金属触点，确保了IC引脚具有良好的电气和机器连接。不过，反复插拔可能降落其性能。
低频和高频的去耦
每个电源在进入PC板时，应通过大容量电解电容去耦至低阻抗接地层，并且电解电容紧靠电源端子。这样可以将电源线路上的低频噪声降至最低。在每个独立的仿照级，各IC封装电源引脚须要局部仅针对高频的滤波（意思便是我们常用的104电容旁路芯片，把稳不是所有情形都用100nF的。20MHz以下用100nF，频率越高电容要越小）。
图 2 ：局部高频电源滤波器通过较短的低电感路径（接地层）供应最佳滤波和去耦
图2显示了此方法，图示左侧为精确履行方案，右侧为缺点履行方案。左侧示例中，范例的0.1 μF贴片陶瓷电容借助过孔直接连接到PCB背面的接地层，并通过第二个过孔连接到IC的GND引脚上。比较之下，右侧的设置不太空想，给去耦电容的接地路径增加了额外的PCB走线电感，使有效性降落。（有条件把贴片电容放在芯片背面正下方效果更好。）
所有的高速芯片（频率大于10MHz）须要类似于图2连接的旁路电容来实现好的性能。此处磁珠并非100%必要，但会增强高频噪声的隔离和去耦，常日较为有利。这里可能须要验证磁珠会不会在IC处理高电流时饱和。
请把稳，对付一些磁珠，纵然在饱和发生之前，一些磁珠可能已经非线性了，以是如果须要功率级以低失落真输出进行事情，这也该当被检讨验证。
双层和多层PCB
每个PCB至少应有完全的一层专用于接地。空想情形下，双面电路板的一壁应完备用于接地层，另一壁用于互连。但在实际操作中，这不可能，由于必须去除部分接地层用于旗子暗记和电源的超过、过孔和通孔。只管如此，还是应尽可能节约面积，至少保留75%。完成初始布局后，请仔细检讨接地层，确保没有隔离的接地“孤岛”（类似去世铜），由于位于接地“孤岛”内的IC接地引脚没有通向接地层的电流返回路径。其余应检讨接地层的相邻大面积间有无薄弱连接，否则可能大幅降落接地层有效性。毫无疑问，自动布线技能一样平常不适宜稠浊旗子暗记电路板的设计，因此强烈建议手动布线
由表面贴装IC高密度集成的系统中有大量互连，必须利用多层电路板。这样，至少一整层可专用于接地。大略的4层电路板有内部接地和电源层，表面两层用于表面贴装元件的互连。电源层和接地层彼此相邻可以供应额外的层间电容（目前没有任何分立元件可以实现层间电容的效果），有助于电源的高频去耦。大多数系统中，4层也嫌不敷，还须要其他层用于旗子暗记和电源的走线。
多卡稠浊旗子暗记系统
在多卡系统中，降落接地阻抗的最佳办法是利用“母板”PCB作为卡间互连背板，从而为背板供应连续接地层。PCB连接器的引脚应至少有30至40%专用于接地，这些引脚应连接到背板母板上的接地层。
图 3 ：多点接地观点
末了，实现整体系统接地方案有两种可能路子：
1、背板接地层可通过多个点连接到机壳接地，从而扩散各种接地电流返回路径。该方法常日称为“多点”接地系统，如图3所示。
2、接地层可连接到单个别系“星型接地”点（一样平常位于电源）。
第一种方法最常用于全数字系统，但可用于稠浊旗子暗记系统，条件是由数字电路产生的接地电流足够低，并在大面积上扩散。PC板、背板、机壳都保持着低阻路径。但是，在地面连接到金属板机箱的地方进行良好的电气打仗至关主要。这须要自攻螺钉（便是那种月拧越紧的常用尖头螺丝）和咬合垫圈。机壳材料利用阳极氧化铝（便是机壳表面镀了一层氧化铝，不导电）时必须特殊小心，此机遇壳表便是绝缘体了（意思此方法不可行了）。
第二种方法（“星型接地”）常日用于具有独立的仿照和数字地面系统的高速稠浊旗子暗记系统，并且须要进一步谈论。
分离仿照和数字接地层
在利用了大量数字电路的稠浊旗子暗记系统中，最好在物理上分离敏感的仿照元件与多噪声的数字元件。其余针对仿照和数字电路利用分离的接地层也很有利。避免重叠可以将两者间的容性耦合降至最低。分离的仿照和数字接地层通过母板接地层或“接地网”（由连接器接地引脚间的持续串有线互连构成），在背板上连续延伸。如图4所示，两层一贯保持分离，直至回到共同的系统“星型”接地，一样平常位于电源端口。接地层、电源和“星型”接地间的连接应由多个总线条或宽铜织带构成，以便得到最小的电阻和电感。每个PCB上插入背对背肖特基二极管，以防止插拔卡时两个接地系统间产生意外直流电压。此电压应小于300 mV，以免破坏同时与仿照和数字接地层相连的IC。推举利用肖特基二极管，它具有低电容和低正向压降。低电容可防止仿照与数字接地层间发生互换耦合。肖特基二极管在约300 mV时开始导电，如果预期有高电流，可能须要数个并联的二极管。某些情形下，磁珠可替代肖特基二极管，但会引入直流接地环路，在高精度系统中会很麻烦。
图 4 ：分离仿照和数字接地层
接地层阻抗必须尽可能低，直至回到系统星型接地。两个接地层间高于300 mV的直流或互换电压不仅会破坏IC，还会导致逻辑门的误触发以及可能的闭锁。
具有低数字电流的稠浊旗子暗记IC的接地和去耦
放大器和电压参考等敏感仿照组件始终参考并解耦合到仿照地平面。低数字电流的ADC和DAC（以及其他稠浊旗子暗记IC）常日该当被视为仿照器件，并且也可以接地和解耦到仿照接地层。乍看之下，这一哀求彷佛有些抵牾，由于转换用具有仿照和数字接口，且常日有指定为仿照接地(AGND)和数字接地(DGND)的引脚。图5中的图示有助于阐明这一表面困境。
图 5 ：具有低内部数字电流的稠浊旗子暗记 IC 的精确接地
同时具有仿照和数字电路的IC（例如ADC或DAC）内部，地端口常日保持独立，以免将数字旗子暗记耦合至仿照电路内。图5显示了一个大略的转换器模型。将芯片焊盘连接到封装引脚难免产生线焊电感和电阻，IC设计职员对此是无能为力的，心中清楚即可。快速变革的数字电流在B点产生电压，且一定会通过杂散电容CSTRAY耦合至仿照电路的A点。此外，IC封装每个引脚间约有0.2pF的杂散电容，同样无法避免！
IC设计职员的任务是打消此影响让芯片正常事情。不过，为了防止进一步耦合，AGND和DGND应通过最短的引线在外部连在一起，并接到仿照接地层。DGND连接内的任何额外阻抗将在B点产生更多数字噪声，继而使更多数字噪声通过杂散电容耦合至仿照电路。请把稳，将DGND连接到数字接地层会在AGND和DGND引脚两端施加VNOISE，带来严重问题！
IC上的“DGND”名称表示此引脚连接到IC的数字地，但并不虞味着此引脚必须连接到系统的数字地。
这种安排确实可能给仿照接地层注入少量数字噪声。但这些电流非常小，只要确保转换器输出不会驱动较大扇出（常日不会如此设计）就能降至最低。将转换器数字端口上的扇出降至最低，还能让转换器逻辑转换少受振铃影响，尽可能减少数字开关电流，从而降落耦合至转换器仿照端口的可能。通过插入小型有损铁氧体磁珠，如图5所示，逻辑电源引脚(VD)可进一步与仿照电源隔离。转换器的内部瞬态数字电流将在小环路内流动，从VD经去耦电容到达DGND（此路径用图中粗实线表示）。因此瞬态数字电流不会涌如今外部仿照接地层上，而是局限于环路内。VD引脚去耦电容应尽可能靠近转换器安装，以便将寄生电感降至最低。这些去耦电容应为低电感陶瓷型，常日介于0.01 μF和0.1 μF之间。
小心处理ADC数字输出
将缓冲寄存器放置在转换器旁（如图5所示）不失落为好办法，可将转换器数字线路与数据总线上的噪声隔离开。缓冲寄存器也有助于将转换器数字输出上的负载降至最低，同时供应数字输出与数据总线间的法拉第屏蔽。只管许多转换用具有三态输出/输入，但此隔离寄存器依然代表着一种良好的设计办法。某些情形下，可能须要在仿照接地层上紧靠转换器输出添加额外的缓冲寄存器，以供应更好的隔离。
ADC输出与缓冲寄存器输入间的串联电阻（图5中标示为“R”）有助于将数字瞬态电流降至最低，这些电流可能影响转换器性能。电阻可将数字输出驱动器与缓冲寄存器输入的电容隔离开。此外，由串联电阻和缓冲寄存器输入电容构成的RC网络用作低通滤波器，以减缓快速边沿。
范例CMOS栅极与PCB走线和通孔结合在一起，将产生约10 pF的负载。如果无隔离电阻，1 V/ns的逻辑输出压摆率将产生10 mA的动态电流：
驱动10 pF的寄存器输入电容时，500 Ω串联电阻可将此输出电流降至最低，并产生约11 ns的上升和低落韶光：
TTL型缓冲寄存用具有较高输入电容，可明显增加动态开关电流，应避免利用该类芯片。
缓冲寄存器和其他数字电路应接地并去耦至PC板的数字接地层。请把稳，仿照与数字接地层间的任何噪声均可降落转换器数字接口上的噪声裕量。由于数字噪声抗扰度在数百或数千毫伏水平，因此一样平常不太可能有问题。仿照接地层噪声常日不高，但如果数字接地层上的噪声（相对付仿照接地层）超过数百毫伏，则应采纳方法减小数字接地层阻抗，从而将数字噪声裕量保持在可接管的水平。任何情形下，两个接地层之间的电压不得超过300 mV，否则IC可能受损。
其余最好分离仿照与数字电路的电源，纵然两者电压相同。仿照电源应该用于为转换器供电。如果转换用具有指定的数字电源引脚(VD)，应采取独立仿照电源供电，或者如图所示进行滤波。所有转换器电源引脚应去耦至仿照接地层，所有逻辑电路电源引脚应去耦至数字接地层，如图6所示。
图 6 ：接地和去耦点
某些情形下，不可能将VD连接到仿照电源。一些较新的高速IC可能采取+5 V电源为仿照电路供电，而采取+3 V电源为数字接口供电，以便与3 V逻辑接口。这种情形下，IC的+3 V引脚应直接去耦至仿照接地层。其余建议将铁氧体磁珠与电源走线串联，以便将引脚连接到+3 V数字逻辑电源。
采样时钟发生电路应与仿照电路同样对待，也接地并深度去耦至仿照接地层。采样时钟上的相位噪声会降落系统SNR，下文将予以谈论。
采样时钟把稳事变
在高性能采样数据系统中，应利用低相位噪声振荡器产生ADC（或DAC）采样时钟，采样时钟抖动滋扰仿照输入/输出旗子暗记，并提高噪声和失落真的严重度。采样时钟发生器应与高噪声数字电路隔离开，同时接地并去耦至仿照接地层，与处理运算放大器和ADC一样。采样时钟抖动对ADC信噪比(SNR)的影响可用以下公式近似打算：
唯一的噪声源来自均方根采样时钟抖动tj。把稳，以上公式中的f是仿照输入频率。通过大略示例可知，如果tj = 50 ps rms，f = 100 kHz，则SNR = 90 dB，相称于约15位的动态范围。时钟抖动对SNR的这一影响在教程MT-007中有详细论述。不过，在大多数高性能ADC中，内部孔径抖动与采样时钟上的抖动比较可以忽略。
空想情形下，采样时钟振荡器应参考分离接地系统中的仿照接地层。不过由于系统限定，此方法未必可行。许多情形下，采样时钟必须从数字接地层上产生的更高频率、多用场系统时钟得到，接着必须从数字接地层上的原点通报至仿照接地层上的ADC。两层之间的接地噪声直接添加到时钟旗子暗记，并产生过度抖动。抖动可造成信噪比降落，还会产生滋扰谐波。
图 7 ：从数模接地层进行采样时钟分配
通过利用图7所示的小RF变压器或高速差分驱动器和吸收机IC，发射采样时钟旗子暗记作为差分旗子暗记，可在某种程度上办理此问题。许多高速ADC具有差分采样时钟输入，更便于采取此方法。如果利用有源差分驱动器和吸收机，应选择ECL、低电平ECL或LVDS，从而将相位抖动降至最低。在+5 V单电源系统中，ECL逻辑可连接在地与+5 V (PECL)电源之间，并将输出互换耦合至ADC采样时钟输入。不管是哪种情形，原始主系统时钟必须从低相位噪声振荡器产生，而不是DSP、微处理器或微掌握器的时钟输出。
为了便于系统时钟管理，ADI公司供应一系列时钟产生和分配产品和全套锁相环(PLL)方案。
稠浊旗子暗记接地稠浊的起源：将单卡接地观点运用于多卡系统
大多数ADC、DAC和其他稠浊旗子暗记器件数据手册是针对单个PCB谈论接地，常日是制造商自己的评估板。将这些事理运用于多卡或多ADC/DAC系统时，就会让人觉得困惑茫然。常日建议将PCB接地层分为仿照层和数字层。其余建议将转换器的AGND和DGND引脚连接在一起，并且在同一点连接仿照接地层和数字接地层，如图8所示。这样就基本在稠浊旗子暗记器件上产生了系统“星型”接地。
图 8 ：稠浊旗子暗记 IC 接地 ：单个 PC 板（范例评估 / 测试板）
所有高噪声数字电流利过数字电源流入数字接地层，再返回数字电源；与电路板敏感的仿照部分隔离开。系统星型接地构造涌如今稠浊旗子暗记器件中仿照和数字接地层连接在一起的位置。该方法一样平常用于具有单个PCB和单个ADC/DAC的大略系统，常日不适宜多卡稠浊旗子暗记系统。在不同PCB（或适用情形的相同PCB）上具有数个ADC或DAC的系统中，仿照和数字接地层在数个点连接，使得建立接地环路成为可能，而单点“星型”接地系统则不可能。鉴于以上缘故原由，单点接地方法不适用于多卡系统，上述方法应该用于具有低数字电流的稠浊旗子暗记IC。
多卡系统中具有低数字电流的稠浊旗子暗记器件的接地
图9总结了上述具有低数字电流的稠浊旗子暗记器件的接地方法。由于小数字瞬态电流流入去耦电容VD与DGND（显示为粗实线）间的小环路，仿照接地层未被毁坏。稠浊旗子暗记器件适宜作为仿照元件的所有运用。接地层间的噪声VN会降落数字接口上的噪声裕量，但如果利用低阻抗数字接地层保持在300 mV以下，且一贯回到系统星型接地，则一样平常无不利影响。
图 9 ：具有低内部数字电流的稠浊旗子暗记 IC 的接地 ：多个 PC 板
不过，Σ-Δ型ADC、编解码器和DSP等具有片内仿照功能的稠浊旗子暗记器件数字化集成度越来越高。再加上其他数字电路，使数字电流和噪声越来越大。例如，Σ-Δ型ADC或DAC含有繁芜的数字滤波器，会大量增加器件内的数字电流。上述方法依赖VD与DGND间的去耦电容，将数字瞬态电流隔离在小环路内。此处，如果数字电流太大，且具有直流或低频身分，去耦电容可能因过大而变得不可行。在VD与DGND间的环路外流动的任何数字电流必须流经仿照接地层。这可能会降落性能，特殊是在高分辨率系统中。
多大的数字电流流经仿照地会变得不可接管，这很难预测。目前我们只能推举可能效果较好的替代方案。
多卡系统中具有高数字电流的稠浊旗子暗记器件的接地
图10中显示了适宜高数字电流稠浊旗子暗记器件的替代接地方法。稠浊旗子暗记器件的AGND连接到仿照接地层，而DGND连接到数字接地层。数字电流与仿照接地层隔离开，但两个接地层之间的噪声直接施加于器件的AGND与DGND引脚间。为了成功履行本方法，稠浊旗子暗记器件内的仿照和数字电路必须充分隔离。AGND与DGND引脚间的噪声不得过大，以免降落内部噪声裕量或破坏内部仿照电路。
图 10 ：具有高数字电流的稠浊旗子暗记 IC 的替代接地法 ：多个 PC 板
图10所示可选用连接仿照和数字接地层的肖特基二极管（背对背）或铁氧体磁珠连接仿照地和数字地。肖特基二极管可防止两层两端产生大的直流电压或低频电压尖峰。如果这些电压超过300 mV，由于是直接涌如今AGND与DGND引脚之间，可能会破坏稠浊旗子暗记IC。作为背对背肖特基二极管的备选器件，铁氧体磁珠可在两层间供应直流连接，但在高于数MHz的频率下，由于铁氧体磁珠变为电阻，会导致隔离。这可以保护IC不受AGND与DGND间直流电压的影响，但铁氧体磁珠供应的直流连接可能引入无用的直流接地环路，因此可能不适宜高分辨率系统。
AGND与DGND引脚在具有高数字电流的分外IC内分离时，必要时应设法将其连接在一起。通过跳线或带线，可以考试测验两种方法，看看哪一种供应最佳的系统整体性能。
接地总结
没有单一的一种接地方法能始终担保100%最佳性能！
本节根据所考虑的特定稠浊旗子暗记器件的特性提出了几种可能的选项。但在履行初始PC板布局时，供应尽可能多的选项会很有帮助。（比如设置一些连接点，实验时测试连接上和断开对系统的影响）
PC板必须至少有一层专用于接地层！
初始绘制电路板布局时就要担保非重叠的仿照和数字接地层，如果须要，应在多个位置供应焊盘和过孔，以便安装背对背肖特基二极管或铁氧体磁珠。供应焊盘和过孔也极为主要，须要时可以利用跳线将仿照和数字接地层连接在一起。目前，预测“多点”（单一接地层）还是“星型”接地（分离仿照和数字接地层）方法能供应最佳整体系统性能还很困难；因此，可能须要利用跳线对终极PC板做一些实验。
如果觉得没有信心，最好先分离仿照和数字接地层，往后再用跳线连接，而不要一开始就利用单一接地层，随后又考试测验分离！
稠浊旗子暗记系统的一些通用的PC板布局指南
很显然，仔细推敲系统布局并防止不同旗子暗记彼此滋扰，可以将噪声降至最低。高电平仿照旗子暗记应与低电平仿照旗子暗记隔离开，两者均应阔别数字旗子暗记。我们曾经在波形采样和重修系统中创造，采样时钟（数字旗子暗记）与仿照旗子暗记一样易受噪声影响，同时与数字旗子暗记一样易于产生噪声，因此必须与仿照和数字系统都隔离开。如果在时钟分配中利用时钟驱动器封装，应仅有一个频率时钟通过单个封装。在相同封装内的不同频率时钟间共享驱动器将产生过度抖动和串扰，并降落性能。
在敏感旗子暗记穿过的地方，接地层可发挥屏蔽浸染。图11显示了数据采集电路板的良好布局，个中所有敏感区域彼此隔离开，且旗子暗记路径只管即便短。虽然实际布局不太可能如此整洁，但基本原则仍旧适用。
图 11 ：在 PCB 布局中应将仿照和数字电路分开
实行旗子暗记和电源连接时有许多要点须要考虑。首先，连接器是系统中所有旗子暗记传输线必须并行的几个位置之一，因此它们必须与接地引脚分开（形成法拉第屏蔽），以减少其间的耦合。
进行旗子暗记和电源连接时须要考虑许多要点。首先，连接器是系统中所有旗子暗记传输线必须并行的几个位置之一，因此它们必须用接地引脚分开（形成法拉第屏蔽），以减少其间的耦合。（阐明一下这一段，连接器指的便是那种FPC排线一类的东东，这些旗子暗记中所有旗子暗记都是平行连接的，每隔一个旗子暗记线定义一个地线可以很好的隔离旗子暗记之间的滋扰）
多接地引脚非常主要还有另一缘故原由：可以降落电路板与背板间结点的接地阻抗。对付新电路板，PCB连接器单一引脚的打仗电阻很低（10 mΩ水平），随着电路板变旧，打仗电阻可能升高，电路板性能会受影响。因此通过分配额外PCB连接器引脚来增加接地连接很有必要（PCB连接器上所有引脚中约30至40%应为接地引脚）。出于同样的情由，每个电源连接应有数个引脚，当然数量不必像接地引脚一样多。
ADI公司和其他高性能稠浊旗子暗记IC制造商供应评估板来帮忙客户进行初始评估和布局。ADC评估板一样平常包含片上低抖动采样时钟振荡器、输出寄存器和适当的电源和旗子暗记连接器。其余还有额外的支持电路，例如ADC输入缓冲放大器和外部基准电压。
评估板布局已针对接地、去耦和旗子暗记路径进行优化，可用作系统内ADC PC板布局的模型。实际评估板布局常日由ADC制造商以电脑CAD文件形式（Gerber文件）供应。许多情形下，器件数据手册都会供应各层的布局。
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