时钟旗子暗记的目的是确保关键的韶光参数都在许可的范围内，比如设置和保持韶光、传播延迟等。在通信系统中，时钟旗子暗记调节同步数据传输的连接速率。
对当代电子系统来讲，时钟旗子暗记可能被需求为多个不同频率或者不同输出格式的单一频率的多个输出。
当然，严格掌握相位和频率的关系，与外部同步频率源、减少电磁滋扰的调制和冗余开关也是系统所需。
1.晶体和振荡器
晶振是指产生谐振频率的电子元件，常用的是石英晶体谐振器和陶瓷谐振器。封装有插件和贴片两种办法。紧张浸染是给电路供应频率旗子暗记，具有稳定，抗滋扰性能良好的特点，被广泛运用于各种电子产品中。
石英晶体谐振器是一种从石英晶体上按一定方位切下薄片，然后将薄片添加IC组成振荡电路并封装起来的元件，简称为石英晶体、晶体或晶振。一样平常用金属外壳封装，也有用玻璃壳、陶瓷或塑料封装的。封装以贴片为主。
2.PLL时钟芯片
常日情形下，大多数电子设备正常事情须要外部的输入旗子暗记与内部的振荡旗子暗记同步。利用锁相环路可以实现同步。
锁相环路是一种反馈掌握电路，简称锁相环（PLL，Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考旗子暗记掌握环路内部振荡旗子暗记的频率和相位。由于锁相环可以实现输出旗子暗记频率对输入旗子暗记频率的自动跟踪，以是锁相环常日用于闭环跟踪电路。
锁相环在事情的过程中，当输出旗子暗记的频率与输入旗子暗记的频率相等时，输出电压与输入电压可以保持固定的相位差值，即输出电压与输入电压的相位被锁住，这便是锁相环名称的由来。
锁相环常日由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成。
如果想要得到多频率、高稳定的振荡旗子暗记输出，则须要利用PLL、 倍频、分频等频率合成技能。下面是锁相环频率合成框图，当图中的N小于1时，为分频电路；N大于1时，为倍频电路。
传统晶体/振荡器的劣势：
现在的电子系统繁芜程度越来越高，当一个电子产品需求多个晶体/谐振器时，如果仍选择传统的晶体或者振荡器就会涌现诸多限定：
1.本钱：
当一个电子产品需求多个晶体/谐振器， 特殊是需求不同频率时，一个可以输出多路时钟旗子暗记的时钟发生器的本钱比几个晶体/谐振器有上风。
2.可靠性：
由于产品特性，晶体/谐振器的失落效率比硅芯片高很多。频率越高， 失落效率越高，会降落电子产品的可靠性。
集成度更高的PLL时钟芯片可以提高电子产品的可靠性， 降落产品的返修率。
3.可适用性：
高于50MHz的高频晶体由于须要利用高阶泛音晶体， 生产工艺繁芜，价格昂贵。
PLL时钟芯片只须要一个低频晶体或一个可用的时钟参考就能产生多路高频高性能的时钟旗子暗记。
4.Aging：
晶振随意马虎老化。由于晶体材料和晶体表面的杂质以及晶体材料之间的机器应力， 晶体会以±2ppm到±5ppm的偏差变革。因供应商不同，每种晶体的老化情形也有所不同。但都可能会导致全部系缓慢的退化。
PLL时钟芯片可以在设备的全体生命周期中都保持其准确性。
5.存储管理：
管理进入生产系统的每个设备的材料库存、需求和预测操持，是采购团队现存的难题之一。特殊是对付有多个产品的平台而言， 需求的晶体/谐振器数量更多，管理这些以及其背后的供应链所带来的问题更加繁琐。
PLL时钟芯片具备高集成度，可以办理多料号的问题，便于存储管理。
通用产品对时钟的哀求：不同的产品对时钟的哀求也不一样， 下面的列表将不同的产品和不同的接口对时钟的哀求做了大略的先容：
10G交流机产品上可能须要的时钟有：25MHz系统时钟， 25MHz PHY时钟， 100MHz PCIE时钟， 156.25MHz 10G PHY时钟等。赛思AC1571和AC2301时钟芯片可以完美的替代多个XO/VCXOs。
赛思时钟芯片：低本钱 高集成 更简约！
1.时钟发生器：AC1571
AC1571 是一款基于 PLL 的时钟发生器，采取 ADPLL（全数字锁相环）技能，以实现最佳的高频低相噪性能，并具备低功耗和高PSNR 能力，可实现小于 0.3ps RMS的相位抖动性能。
AC1571 最多可以支持11路时钟输出。可输出差分100MHz，125MHz，156.25MHz和单端33.33MHz CPU时钟，同时输出6路 25MHz缓冲参考时钟。
在交流机和路由器上， AC1571可以完备替代多个传统的VCXO，节省本钱及PCB面积。功能解释框图如下：
2.时钟缓冲器：AC2301、AC2101
赛思的时钟缓冲器紧张有AC2301和AC2101。
AC2301是一款2.1GHz、10路差分扇出缓冲器，用于高频、低抖动时钟数据分配和电平转换。
AC2101是一款高性能、低噪声的LVCMOS扇出缓冲器，可以从单端、差分或晶体输入等分配出10路DC~200M超低抖动时钟，输出电压支持1.5V/1.8V/2.5V /3.3V。
前瞻布局，冲破中高端市场被垄断局势。
赛思一贯专注于时钟方面的研发设计，前瞻布局。早在2018年起就开始集中攻关国产高端时钟芯片，凭借自研的全数字锁相环ADPLL技能，成功制成海内首款领悟北斗的时频SOC样片，补充了国产时频SOC芯片领域的空缺！
中高端时频芯片市场被国外厂商垄断
2022年赛思自研的时钟缓冲器实现量产，产品性能对标国外某主流型号芯片。
目前赛思已将频率同步器、PCIe时钟等全品类高端时钟芯片纳入研制操持，产品涵盖时频设备、时频模块、 时钟发生器、PCIE时钟、 时钟缓冲器、 晶振、OCXO等。
赛思半导体产品可以为更细分的通信网络单元供应高性能、高集成及低本钱的韶光同步做事，也可以在社会各行各业运用落地，包括元宇宙、VR/AR、人工智能、区块链、5G通信、新基建、聪慧城市、北斗卫星授时、新能源、信息技能、高端制造、汽车自动驾驶等领域。
赛思智造：为什么要用PLL时钟芯片更换传统晶体和振荡器？
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