每一代晶体管密度的增加，被称为“节点”。每个节点对应于晶体管的大小(以长度表示)，许可晶体管密度相对付前一个节点增加一倍。晶圆厂在2019年开始“风险生产”，即进行最新的5纳米节点(“nm”)的实验生产，估量在2020年实现量产，之前领先的节点是7纳米和10纳米。
伴随着摩尔定律衍生出来的是，由于较小的晶体管常日比较大的晶体管花费更少的功率，以是随着晶体管密度的增加，单位芯片面积的功耗保持恒定。但是，晶体管的功耗降落速率在2007年旁边有所放缓。
效率和速率的改进
遵照着摩尔定律的发展，自1960年代以来，CPU速率已大大提高。较大的晶体管密度紧张通过“频率缩放”来提高速率，即，晶体管在1和0之间切换更快，以许可给定实行单元在每秒内进行更多打算。由于较小的晶体管比较大的晶体管花费的功率少，因此可以在不增加总功耗的情形下，提高晶体管的开关速率。图1显示了自1979年以来晶体管在密度，速率和效率方面的提高。
从1978年到1986年，频率变革每年使速率增加22%。然后，从1986年到2003年，由于频率扩展和设计的改进，使得并行打算得以实现，此时，打算速率以每年52%的速率增长。但随着频率扩展变慢，多核设计支持的并行性在2003年到2011年之间只能供应23%的年加速。利用可用CPU并行度的末了剩余部分，在2011年到2015年之间带来了12%的年提速，之后CPU速率的增长速率放缓至每年仅增加3%。
效率也大大提高了由于晶体管尺寸的减小降落了每个晶体管的功耗，在2000年之前，芯片峰值利用期间的整体CPU效率每1.57年翻一番。从那往后，由于晶体管功率降落的速率减慢，效率每2.6年才提高一倍，相称于每年仅提高30%的效率。
图1：增加晶体管密度可以提高效率和速率
随着晶体管的缩小和密度的增加，使得新的芯片设计成为可能，同时，也进一步提高了效率和速率。首先，CPU可以针对不同功能，优化的更多不同类型的实行单元。其次，更多的片内存储器可以减少对访问较慢的片外存储器的须要。诸如DRAM芯片之类的存储芯片同样可以集成更多的内存。第三，与串行打算的体系架构比较，CPU可以为实现并行打算供应更多的空间。同时，如果增加晶体管密度可以使CPU更小，那么一个设备当中就可以包含多个CPU(也称为多个“核”)，而每个CPU可以同时运行不同的打算。
在20世纪90年代，由于芯片设计公司很难通过快速增加晶体管的可用性来开拓设计可能性，因而，设计改进每每掉队于晶体管密度的改进。为了战胜这一瓶颈，设计公司相对更关注相对掉队的节点，将大量芯片设计的制造事情外包给国外的低薪工程师，重复利用以前设计的部分(“IP核心”)，并利用EDA软件将高等抽象设计转化为详细的晶体管级设计。
晶体管设计已达到基本尺寸限定
晶体管微缩到只有几个原子厚的尺寸，它们正迅速靠近物理极限。适用于小尺寸的物理问题也使得晶体管在进行进一步的紧缩时更具寻衅性。第一个重大变革涌如今21世纪初，当时晶体管的绝缘层变得非常薄，以至于电流开始从绝缘层上漏出。对此，工程师利用了更多的新型绝缘材料，纵然其他组件连续紧缩，绝缘层也不再紧缩。
而后，晶体管又进行了更剧烈的构造变革。从20世纪60年代到2011年，晶体管都是一层一层叠放在一起制造的。然而，纵然是更绝缘的材料也不能防止泄电。因此，工程师将更繁芜的三维构造代替了这种平面支配。从2011年发布的22nm节点到当前的5 nm节点，这种新构造一贯霸占主导地位。但是，由5nm连续向下发展时，纵然这种构造也会涌现泄电的情形。因此，工程师为未来的3nm节点开拓了一种全新的构造。它是由几个原子组成的，进一步减小了晶体管的厚度，使得前辈工艺向3nm发展成为了可能。
本日，CPU的不断进步和领先于专用芯片的趋势正在走向闭幕。技能难题正在以比半导体市场增长更快的速率增加摩尔定律改进的本钱。终极，这些经济和技能成分表明，实际晶体管密度将进一步掉队于摩尔定律所预测的水平，并且我们可能会面临晶体管密度没有进一步得到显著改进的寻衅。
晶体管开关速率的不断提高和晶体管功耗的降落使CPU优于专用芯片。在通用芯片占主导地位的时期，专用芯片无法产生足够的发卖量来填补高昂的设计本钱。专用芯片的本钱高昂，是由于专用芯片从设计上便是在针对CPU的特界说务进行改进。当快速的频率缩放仍可带来巨大的速率和效率上风时，专用CPU的运算能力很快就被下一代CPU所抵消，下一代CPU的整天职散在数百万个芯片的发卖中。如今，摩尔定律的放慢意味着CPU不能再像以前那样进行迅速迭代。在这种情形下，专用芯片的利用寿命得以延长，使其更具经济效益。
本钱的增长速率快于半导体市场
在细节上的技能困难不断增加，推高了全体供应链的高端半导体研发本钱。半导体行业的不同行业基于各自的上风，在不同的地区进行实现了本地化。
代价最高的行业，尤其是SEM、晶圆厂和芯片设计行业，其本钱增长和整合的速率特殊快。半导系统编制造设备本钱(11%)和每个芯片的设计本钱(24%)的年增长率都高于半导体市场(7%)。而半导体研发职员的数量则又以每年7%的速率增长。
自本世纪初以来，半导系统编制造本钱(包括晶圆厂和SEM)的年增长率一贯保持在11%。固定本钱的增长速率快于可变成本，这造成了更高的壁垒，挤压了晶圆厂的利润，并导致致力于前辈节点的晶圆厂代工厂数量的正在减少。图2显示台积电(TSMC)在晶圆厂的建造上投入的本钱增加最大。目前，在5纳米节点上只有两家芯片制造商:台湾的台积电(TSMC)和韩国的三星(Samsung)。英特尔紧随其后，操持推出7和5纳米节点;GlobalFoundries和中芯国际(SMIC)则推出了14纳米(见表1)。
图2：台积电前辈节点的晶圆厂本钱
光刻机是浩瀚半导体设备当中最昂贵和最繁芜的部分，其本钱已从1979年的45万美元/件上升到2019年的1.23亿美元/件。目前只有荷兰的ASML光刻公司能够制造最小5纳米晶体管的光刻设备。除此之外，尼康在日本是唯一可生产大量的光刻机的企业，其出售的设备利用于≤90纳米的制程工艺上(见表1)。终极，在前辈节点上增加光刻设备和晶圆厂的研发本钱的企业，可以从缓慢增长的环球半导体市场收回本钱。
同时，如图3所示，多项估计表明芯片设计本钱呈指数级上升。当与台积电的节点引入日期相匹配时，根据国际商业策略（IBS），每个节点的设计本钱每年增加24%。由于它们的通用用场，CPU具有规模经济上风，使美国公司Intel和AMD能够在做事器和台式机和条记本电脑等个人电脑（PC）的CPU设计方面保持长达数十年的双寡头垄断地位。
图3:每个节点的芯片设计本钱
随着半导体繁芜性的增加，对高端人才的需求推动了设计和制造本钱的超支。通过将半导体研发支出除以高技能工人的人为来衡量，研究职员的有效人数从1971年到2015年增长了18倍。换言之，摩尔定律哀求2015年的人类研究事情量是1971年的18倍，每年增长7%。
每个晶体管的总体设计和制造本钱可能是衡量晶体管密度改进是否经济的最佳指标。这个本钱在历史上每年低落了20-30%旁边。一些剖析师称，这种低落已经超过了2011年引入的28nm节点，而其他人则不同意。
半导体市场的增长速率已经超过了天下经济的3%。目前，半导体行业占环球经济产出的0.5%。部分由于美国和中国之间的贸易战役，半导体市场在2019年缩水，然而，它范例地呈现出逐年锯齿状的增长轨迹，因此多年的放缓更能表明长期增长的放缓。
每个节点的芯片生产
鉴于芯片生产的技能和经济寻衅，新节点的引入比过去更慢。摩尔定律的标准承担者英特尔确实减慢了节点的引入。台积电在其前任产品推出两年后推出了32和22 nm节点，这与摩尔定律保持同等，但在22 nm推出三年后又推出了14 nm，而14 nm节点芯片之后又推出了10 nm。然而，领先的代工做事供应商台积电(TSMC)并没有放缓节点的推出。
领先的节点芯片销量的趋势并不虞味着新节点的采取会大幅放缓。从2002年到2016年，台积电的领先节点稳定地代表了其约20%的收入。2016年和2018年分别引入的台积电10nm和7nm节点也分别达到了25%和35%，如图4所示。
台积电新节点的稳定发卖率（只管比2000年代初期要慢）可能粉饰了全体代工做事市场正在减缓采取这一事实。在过去的十年中，台积电掌握了环球约一半的晶圆代工市场份额。生产本钱的上升正在减少领先节点的公司数量。例如，在此期间，Global Foundries因无法提高到14 nm以上而退出。如果这种趋势伴随着当前领先节点的晶圆厂产能低于以前领先节点的晶圆厂产能，则表明摩尔定律正在放缓。
图4：TSMC引入和采取新节点的速率保持稳定
出于几个缘故原由，晶圆厂仍旧在图4所示的旧节点上制造芯片。晶圆厂在建造领先晶圆厂或将旧晶圆厂升级为在较新节点制造晶片时，会产生巨大本钱，因此不可能立即将天下晶圆厂产能转移至领先节点。相反，工厂连续以较低的价格出售旧节点，特殊是向以购买本钱为紧张标准的客户出售旧节点。个中许多客户可能不太关心效率，由于他们的运用程序不是打算密集型的。类似地，它们的运用程序可能不须要很快的速率，或者在旧芯片上以足够快的速率完成打算。此外，一些专门的低容量产品（如仿照芯片）须要后续节点来保持本钱效益。
摩尔定律变慢时芯片的改进
随着摩尔定律(Moore’s Law)的放缓，芯片在两方面连续改进:一是更小晶体管的效率和速率的提高，二是利用更小晶体管尺寸所支持的更大数量晶体管的前辈芯片设计的效率和速率的提高。这些前辈的设计包括在一个芯片上封装更专业的核心的能力。
幸运的是，一些速率和效率的改进仍旧是可用的，但是有相称大的技能寻衅。大约在2004年，当达到65nm节点时，晶体管密度的改进在降落晶体管功耗和提高晶体管开关速率(频率缩放)方面变慢。只管如此，晶圆厂报告称，晶体管级别的创新，而非设计级别的创新，将连续供应节点与节点之间同等(只管速率较慢)的改进。
台积电和三星声称，他们的5nm节点芯片在功率保持不变的情形下，其7nm节点芯片的晶体管速率分别提高了15%和10%，而在晶体管速率保持不变的情形下，其功耗降落了30%和20%。图5和图6显示了台积电所声称的在90nm和5nm之间的恒定效率下的节点到节点晶体管速率改进的低落趋势，但是在台积电所声称的晶体管功率降落改进的低落趋势是平缓的。
图5:节点到节点晶体管速率的改进
三星在两项指标上的数据都在14nm到5nm之间呈低落趋势，但是我们短缺大于14nm的节点的数据。英特尔创造晶体管的速率略有低落，但从65nm到10nm，节点到节点的晶体管功率降落的改进仍在连续。英特尔还没有推出其7nm节点。这些速率和效率的提高既有利于像CPU这样的通用芯片，也有利于像AI芯片这样的专用芯片。
图6:节点到节点晶体管功率降落的改进
芯片设计的改进现在供应了降落CPU效率和速率的改进。图7按节点合并了CPU和晶体管的速率和效率丈量。对付CPU，我们利用图1中的数据。对付晶体管，我们利用来自图5和图6的台积电和英特尔节点的数据。这些来源在速率和效率改进方面大致同等。台积电和英特尔报告的来自晶体管级创新的改进，常日与来自晶体管级和设计级创新的CPU改进相匹配。粗略的匹配表明，晶体管级的创新在过去15年里一贯在CPU效率和速率改进方面发挥着重要浸染，至少在经由丈量的CPU基准测试中是这样。然而，高效的设计仍旧发挥着浸染。
图7：针对90 nm节点测得的效率和速率改进
改进的晶体管密度可实现专业化
除了改进晶体管功能外，增加晶体管密度还能使芯片包含更多种类的专用电路，用于实行不同类型的打算。一个芯片可以调用不同的专用电路，这取决于所要求的打算。这些电路可以包括一些优化的AI算法和其他专门针对不同类型的打算。
除了利用这些专用电路外，近年来在通用芯片上增加更多的晶体管险些没有什么好处。从理论上讲，更多的晶体管可以使CPU包含更多的电路，从而并行实行更多的打算。然而，并行性的加速常日受到串行打算韶光百分比的限定，串行打算一个接一个地实行，由于一个打算的结果须要启动另一个打算。相反，并行打算是同时进行的。纵然只有1%的算法打算韶光须要串行打算，也会摧残浪费蹂躏45%的处理器能量。不幸的是，大多数运用程序至少须要一些串行打算，并且随着串行化百分比的增加，处理器的能量摧残浪费蹂躏变得过高。自2000年中期以来，随着其他设计改进的放缓，拥有越来越多核心的多核设计开始激增。但是多核设计也不能有效地并行化算法，这须要在串行打算上花费大量的韶光。
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