与现有接口格式和协议比较，JESD204B接口更繁芜、更奇妙，必须战胜一些困难才能实现其上风。像任何其他标准一样，要使该接口比单倍数据速率或双倍数据速率CMOS/LVDS等常用接口更受欢迎，它必须能无缝地事情。虽然JESD204B标准由JEDEC制订，但某些特定信息仍须要阐明，或者可能散布于多个参考文献中。其余，如果有一个简明的指南能概要解释该标准、事情事理以及如何打消故障，无疑对利用者将极为有帮助。
本文阐释JESD204B标准的ADC与FPGA的接口，如何判断其是否正常事情，以及可能更主要的是，如何在有问题时打消故障。文中谈论的故障打消技能可以采取常用的测试与丈量设备，包括示波器和逻辑剖析仪，以及Xilinx®的ChipScope或Altera®的SignalTap等软件工具。同时阐明了接口旗子暗记传输，以便能够利用一种或多种方法实现旗子暗记传输的可视化。
JESD204B概述
JESD204B标准供应一种将一个或多个数据转换器与数字旗子暗记处理器件接口的方法（常日是ADC或DAC与FPGA接口），比较于常日的并行数据传输，这是一种更高速率的串行接口。该接口速率高达12.5 Gbps/通道，利用帧串行数据链路及嵌入式时钟和对齐字符。它减少了器件之间的走线数量，降落了走线匹配哀求，并肃清了建立与保持时序约束问题，从而简化了高速转换器数据接口的履行。由于链路须要在数据传输之前建立，因此存在新的寻衅，必须采取新的技能来确定接口是否正常事情，以及在接口故障时怎么办。
JESD204B接口通过三个阶段来建立同步链路：代码组同步(CGS)、初始通道同步(ILAS)和数据传输阶段。链路须要以下旗子暗记：共享参考时钟（器件时钟），至少一个差分CML物理数据电连接（称为“通道”），以及至少一个其他同步旗子暗记（SYNC~和可能的SYSREF）。利用哪些旗子暗记取决于子类：
子类0利用器件时钟、通道和SYNC~。子类1利用器件时钟、通道、SYNC~和SYSREF；子类2利用器件时钟、通道和SYNC~。
子类0在许多情形下足以知足需求，因而是本文的重点。子类1和子类2供应了建立确定性延迟的方法，这在须要同步多个器件或须要系统同步或固定延迟的运用中非常主要，例如一个别系的某个事宜须要已知的采样沿，或者某个事宜必须在规定韶光内相应输入旗子暗记。
图1显示了从发射器件(ADC)到吸收器件(FPGA)的简化JESD204B链路，数据从一个ADC经由一个通道传输。
虽然JESD204B规范有许多变量，但某些变量对付链路的建立特殊主要。这些关键变量如下所示（注：这些值常日表示为“X − 1”）：
M：转换器数。
L：物理通道数。
F：每帧的8位字节数。
K：每个多帧的帧数。
N和N’：分别表示转换器分辨率和每个样本利用的位数（4的倍数）。N’的值即是N值加上掌握和填充数据位数。
子类0：同步步骤
如上所述，许多运用可以采取相对大略的子类0事情模式，这也是建立和验证链路的最大略模式。子类0通过三个阶段来建立和监控同步：CGS阶段、ILAS阶段和数据阶段。各阶段干系的图表以不同格式显示数据，可以在示波器、逻辑剖析仪或FPGA虚拟I/O剖析仪（如Xilinx ChipScope或Altera SignalTap）上不雅观察到这些数据。
代码组同步(CGS)阶段
可以在链路上不雅观察到的CGS阶段最主要部分如图2所示，图中5个突出显示的点解释如下。
吸收器通过拉低SYNC~引脚，发出一个同步要求。
收发器从下一个符号开始，发送未加扰的/K28.5/符号（每个符号10位）。
当吸收器收到至少4个无缺点的连续/K28.5/符号时同步，然后将SYNC~引脚拉高。
吸收器必须吸收到至少4个无缺点8B/10B字符，否则同步将失落败，链路留在CGS阶段。
CGS阶段结束，ILAS阶段开始。
/K28.5/字符在JESD204B标准中也称为/K/，如图3所示。标准哀求直流平衡。利用8B/10B编码，可以实现均匀而言包含等量1和0的平衡序列。每个8B10B字符可能具有正（1较多）或负（0较多）偏差，当前字符的奇偶性由先前发送的字符的极性偏差决定，这常日是通过交替发送正奇偶性字与负奇偶性字来实现。图中显示了/K28.5/符号的两种极性。
图1.JESD204B链路图：一个ADC通过一个通道与FPGA接口
图2.JESD204B子类0链路旗子暗记在CGS阶段的逻辑输出（假设有两个通道，一个器件含两个ADC）
图3.K28.5字符的逻辑输出以及它如何通过JESD204B Tx旗子暗记路径传播
重点把稳以下几点：
串行值表示通过通道传输的10位的逻辑电平，可通过丈量物理接口的示波器看到。8B/10B值表示通过通道传输的逻辑值（10位），可通过丈量物理接口的逻辑剖析仪看到。数据值和数据逻辑表示8B/10B编码前JESD204B收发器模块内符号的逻辑电平，可通过Xilinx ChipScope或Altera SignalTap等FPGA逻辑剖析工具看到。符号表示要发送的字符的十六进制值，把稳PHY层的奇偶性。字符表示JEDEC规范中所指的JESD204B字符。
ILAS阶段
ILAS阶段有4个多帧，许可吸收器对齐来自所有链路的通道，以及验证链路参数。为了调和不同长度的走线以及吸收器导致的字符偏斜，通道必须对齐。4个多帧牢牢相连（图4）。无论启用加扰链路参数与否，ILAS始终是无加扰传输。
SYNC旗子暗记从低电平变为高电平后，便进入ILAS阶段。发送模块内部跟踪到（ADC内部）一个完全多帧后，便开始发送4个多帧。在所需的字符中插入填充数据，以便传送完全的多帧（图4）。4个多帧包括：
多帧1：以/R/字符[K28.0]开始，以/A/字符[K28.3]结束。
多帧2：以/R/字符开始，后接/Q/ [K28.4]字符，然后是14个配置8位字的链路配置参数（表1），末了以/A/字符结束。
多帧4：与多帧1相同。
帧长度可以利用JESD204B参数打算：
(S) ×（1/采样速率）。
含义：
（样本数/转换器/帧）×（1/样本速率）
示例：
采样速率为250 MSPS、每帧每转换器一个样本的转换器（注：在本例中“S”为0，由于它被编码为二进制值-1），其帧长度为4 ns。
(1)
多帧长度可以利用JESD204B参数打算：
(2)
含义：
（样本数/转换器/帧）×（帧数/多帧）×（1/采样速率）
示例：
采样速率为250 MSPS、每帧每转换器一个样本、每多帧有32帧的转换器，其多帧长度为128 ns。
(3)
数据阶段（使能字符更换）
在数据传输阶段，通过掌握字符监控帧对齐。在帧的结尾处实行字符更换。在数据阶段，数据或帧对齐不会造成额外开销。字符更换许可在帧边界处发送对齐字符，唯一条件是当前帧的末了一个字符可以更换为上一帧的末了一个字符。这有利于（间或）确认自ILAS序列后，对齐未改变。
涌现下列情形时，会对发送器实行字符更换：
若禁用了加扰，帧或多帧的末了一个8位字即是上一帧的8位字。
若使能了加扰，多帧的末了一个8位字即是0x7C，或帧的末了一个8位字即是0xFC。
发射器和吸收器各自保持一个本地多帧计数器(LMFC)，它持续计数到(F × K) − 1，然后绕回到“0”重新开始计数（忽略内部字宽）。向所有发送器和吸收器发送一个公共（源）SYSREF，这些器件利用SYSREF复位其LMFC，这样所有LMFC应互相同步（在一个时钟周期内）。
开释SYNC（所有器件都会看到）后，发送器不才一次(Tx) LMFC绕回0时开始ILAS。如果F × K设置适当，大于(发送器编码韶光)+(线路传播韶光)+(吸收器解码韶光)，则吸收数据将不才一个LMFC之前从吸收器的SERDES传播出去。吸收器将把数据送入FIFO，然后不才一个(Rx) LMFC边界开始输出数据。发射器的SERDES输入和吸收器FIFO输出之间的这种已知关系称为确定性延迟。
图4.JESD204B 子类0链路旗子暗记在ILAS阶段的逻辑输出
图5./K/字符[K28.5]、/R/字符[K28.0]、/A/字符[K28.3]和/Q/字符[K28.4]图
表1.ILAS多帧2的CONFIG表（14个JESD204B配置参数8位字）
哪些方面会出错？
JESD204B可以说是一个繁芜的接口标准，操作上有许多奇妙之处。要找出不能正常事情的缘故原由，须要对可能的环境有良好的理解：
陷入CGS模式：如果SYNC保持逻辑低电平；或者脉冲高电平持续韶光少于4个多帧：
检讨电路板，不上电：
SYSREF和SYNC~旗子暗记应直流耦合。
在电路板未上电的情形下，检讨从SYNC~源（常日来自FPGA或DAC）到SYNC~输入（常日是ADC或FPGA）的电路板SYNC~连接是否良好且具有低阻抗。
确保下拉或上拉电阻不是旗子暗记传输的主导成分，例如：值太小或短路就会导致无法精确驱动。
确认JESD204B链路的差分对走线（及电缆，若利用）匹配。
确认走线的差分阻抗为100 Ω。
检讨电路板，上电：
如果SYNC路径中有一个缓冲器/转换器，确保它正常事情。
确认SYNC~源和板上电路（SYNC+和SYNC-，若为差分）配置精确，产生符合SYNC~吸收器件哀求的逻辑电平。如果逻辑电平不兼容，应检讨源和吸收配置以找出问题，否则，请咨询器件制造商。
确认JESD204B串行发送器和板电路配置精确，产生符合JESD204B串行数据吸收器哀求的精确逻辑电平。如果逻辑电平不兼容，应检讨电路的来源和吸收配置以找出问题。否则，请咨询器件制造商。
检讨SYNC~旗子暗记：
如果SYNC~为静态逻辑电平，链路将勾留在CGS阶段。可能是所发送的数据有问题，或者JESD204B吸收器未对样本进行精确解码。确认发送的是/K/字符，确认吸收配置设置，确认SYNC~源，检讨板电路，考虑过驱SYNC~旗子暗记并强制链路进入ILAS模式，从而找出链路吸收器和收发器问题。否则，请咨询器件制造商。
如果SYNC~为静态逻辑高电平，确认源器件是否精确配置了SYNC~逻辑电平。检讨上拉和下拉电阻。
如果SYNC~脉冲变为高电平，然后返回逻辑低电平状态且持续韶光少于6个多帧周期，则JESD204B链路会从CGS阶段提高到ILAS阶段，但会勾留在后一阶段。这可能意味着/K/字符精确，CDR的基本功能正常。请参阅“ILAS故障打消”部分。
如果SYNC~变为高电平且持续韶光大于6个多帧周期，则链路会从ILAS阶段提高到数据阶段，但会在后一阶段发生故障；干系故障打消提示请参阅“数据阶段”部分。
检讨串行数据
确认收发器的数据速率和吸收器的预期速率是否相同。
用高阻抗探头（如果可能，利用差分探头）丈量通道；如果字符看起来缺点，确保通道差分走线匹配，PCB上的返回路径未中断，并且器件精确焊接到PCA上。与ILAS和数据阶段的（看似）随机字符不同，CGS字符很随意马虎在示波器上识别（如果利用速率足够高的示波器）。
用高阻抗探头验证/K/字符。
如果/K/字符精确，则表示链路的收发器端事情正常。
如果/K/字符禁绝确，则表示收发器器件或电路板通道旗子暗记有问题。
若是直流耦合，确认发送器和吸收器共模电压在器件的哀求范围内。
根据履行情形，发射器共模电压范围可能为490 mV至1135 mV。
根据履行情形，吸收器共模电压范围可能为490 mV至1300 mV。
确认数据通道上的发射器CML差分电压（把稳，CML差分电压即是旗子暗记各侧电压摆幅的两倍）。
对付3.125 Gbps及以下的速率，发射器CML差分电压范围为0.5 V p-p至1.0 V p-p。
对付6.374 Gbps及以下的速率，发射器CML差分电压范围为0.4 V p-p至0.75 V p-p。
对付12.5 Gbps及以下的速率，发射器CML差分电压范围为0.360 V p-p至0.770 V p-p。
确认数据通道上的吸收器CML差分电压（把稳，CML差分电压即是旗子暗记各侧电压摆幅的两倍）。
对付3.125 Gbps及以下的速率，吸收器CML差分电压范围为0.175 V p-p至1.0 V p-p。
对付6.374 Gbps及以下的速率，吸收器CML差分电压范围为0.125 V p-p至0.75 V p-p。
对付12.5 Gbps及以下的速率，吸收器CML差分电压范围为0.110 V p-p至1.05 V p-p。
如果存在预加重选项，应启用该选项并不雅观察数据路径上的数据旗子暗记。
确认发射器与吸收器的M和L值同等，否则数据速率可能不匹配。例如，M=2且L=2这种情形的预期串行接口数据速率是M=2且L=1这种情形的一半。
确保进入发射器和吸收器的器件时钟已锁相且频率精确。
如果SYNC变为高电平且持续约4个多帧，则勾留在ILAS模式：
链路参数冲突
确认链路参数未偏移1（许多参数规定为值减1）。
确认ILAS多帧传送精确，确认收发器件、吸收器件和ILAS第二多帧传送的链路参数精确。
打算预期ILAS长度（tframe, tmultiframe, 4 × tmultiframe），确认ILAS已考试测验大约4个多帧。
确认所有通道事情正常。确保不存在多通道/多链路冲突。
进入数据阶段但链路偶尔会复位（先返回CGS和ILAS阶段，再进入数据阶段）：
周期性或带隙周期性SYSREF或SYNC~旗子暗记的建立和保持韶光无效。
链路参数冲突。
字符更换冲突。
加扰问题（如果启用）。
通道数据破坏、噪声或抖动可能迫使眼图闭合。
杂散时钟或器件时钟的抖动过大
关于打消链路故障的其他一样平常提示：
以许可的最低速率运行转换器和链路，这样就可以利用较随意马虎得到的低带宽丈量仪器。
设置许可的最少M、L、K、S组合
可能时利用测试模式
利用子类0来打消故障
打消故障时禁用加扰
本故障打消指南并未穷尽所有可能，但为利用JESD204B链路以及希望理解更多信息的工程师供应了一个很好的基本框架。
以上是JESD204B规范的概述，并供应了链路干系的实用信息。希望涉及到这一最新高性能接口标准的工程师能从中获益，并对打消故障有所帮助。
