可能在早期，我们还会说P&R，placement&route。但现在，险些没有谁可以绕过auto，也便是利用tool。以是逐渐的大家的称呼也就变成APR了。那么，它的详细含义是什么呢？从名字就可以看出，中文便是摆放和绕线，实际上，APR大致可以分为4个步骤：布局floorplan、单元摆放placement、时钟树综合CTS（clock tree synthesis）、绕线route。下面我就进行一下大略的先容。
Floorplan，布局方案。要知道，我们在进行任何项目的时候，都要首先对所要做的事情有一个大致的蓝图方案，比如建高楼须要先想这个楼要在哪建，建几层，建多高档等，芯片的方案也不例外。我们首先要确定芯片的面积，确定core和die的尺寸，io的位置，bump的位置，先把macro ip什么的摆好。Floorplan有的时候也可以说包含了powerplan，我们一样平常在这一步就要画好PG，确定芯片的电压域，担保PG和macro连接正常。Floorplan是至关主要的一步，它深刻影响了之后的芯片性能会是什么样子。这里先容的比较大略，往后我可能会专门各个stage都来写一篇。
Placement，单元摆放。这一步我们特指标准单元的摆放，io单元和macro等都是在floorplan阶段摆放完成的。我们在导入netlist和各个cell的物理库文件后，不论是icc2还是innovus，初始状态这些cell全部是叠在一起的，都在一个位置。而placement最主要的任务，便是把这些cell摆好，不能有重叠，不能有legalization的问题，不能有FE DRC。这就很类似于一堆散乱的乐高积木，我们要把它一个个的在地上铺好。在place的时候，并不仅仅哀求把cell铺开就行了，这个时候就要考虑cell之间的绕线了，只管即便把联系比较紧密的cell放在附近的位置啊，但又不能放的过于密集导致density过赶过现congestion的问题啦，power能不能供上电啦等等，须要考虑的成分有很多。而它的核心任务便是摆放这些标准单元。
CTS，时钟树综合。我们的芯片设计中包括组合逻辑和时序逻辑，时序逻辑器件包括flip-flop和latch。所有的时序逻辑器件都须要接时钟旗子暗记，时钟旗子暗记就像芯片的心脏一样，芯片的运转就在它的跳动中产生。因此，我们的net就可以分为一样平常的旗子暗记线signal net和时钟线clock net，时钟网络上的cell可以成为clock cell。显然，我们要对芯片的timing有约束哀求，那么担保一个良好时钟是非常主要的，因此clock net的优先级要比signal net的优先级高，以是我们要在route之前先做CTS。而CTS也不单单指clock net的绕线，它要天生一个clock tree，就须要插入一些buffer、inverter，其最基本的目的，便是想要担保时钟旗子暗记到达每个时序逻辑器件的韶光都相同，也便是clock skew要即是0。先不深入太多了，总之CTS便是来天生一个时钟网络并且把clock net绕好。
Route，绕线。特指signal net的绕线。这一步须要绕的线就弗成偻指算，须要避开前面的PG和时钟线，不能有open、short，不能有drc，在能绕通的情形下要考虑timing、power等。要知道，有的时候可能是绕不通的，可能是从floorplan开始这里的绕线资源就很紧张，或者placement摆了太多cell在附近，这样就必须回到floorplan或者placement重新来过，这样就很费韶光。要知道现在的电脑来跑一个芯片，每个stage可能要十几个小时，以是在每个stage跑完应时进行check是很有必要的。有的时候可以绕通，但是会产生很长的detour，这也是我们不愿看到的。现在的芯片越来越繁芜，之前的教材可能写的绕线层有五六层，现在的芯片多的绕线可以达到十几层了。如何在这些纷繁繁芜的十几层里找到千万根线想要绕的位置，实在是一件非常难的事，更别说要附带考虑那么多其他的优化成分了。而这统统都已经必须由EDA工具帮我们完成，借助当代打算机的强大性能，还有不断优化的算法，我们就可以得到相比拟较好的route结果。实在我一贯很佩服那些EDA工具，总是想知道他们详细的算法是什么，不过这就属于非常机密的东西了。
Route结束也不代表APR结束了，一样平常还会做插filler的动作，后面便是交给signoff了。好了，这样就非常非常简单讲了一下APR要做的事，可能文中涌现了一些不睬解名词，还有一些观点，往后我也会写文章逐步一个个讲的。希望对大家有所帮助。
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