前辈制程失落效分析大年夜解密_制程_缺点

以台积电为例，在产品划分上可明显看出此类IC 在营收中霸占举足轻重的地位。
图一即是2021 年台积电5 大产品类型的占比，个中高性能打算（High Performance Computing, HPC）的营收占比不仅达37%，其增长率也高达34%，现今的规模与未来的发展皆相称可不雅观。
而不但是台积电，为了保持前辈制程IC 的良率，“失落效剖析”势必有其相称的需求性。

图一 2021 台积电各种产品运用营收占比与增长率来源：2021 台积电 Technology Symposium

由于前辈制程的 IC 具备几个构造与材料上的特点，比如电路设计的繁芜程度、较大的 die size、采取前辈的封装、立体的FinFET 鳍式场效晶体管元件、分外的 metal 与介电材质等等，相较于传统制程的设计，再增加失落效剖析上的难度。
借着新型机台出身与剖析技能的开拓，闳康科技已在前辈制程剖析上节制关键技能，以下将针对各种剖析技能逐一解释。

Solid Immersion Lens（SIL）是一半球型高折射率的固态材料固定在镜头前方，拍摄时需贴附在样品上，其目的是在增加数值口径（Numerical Aperture, NA），即增加集光力，进而提高解析度，达成前辈制程精密定位之哀求，提升后续探求毛病的成功率。
图二解释SIL 的事理，借着半球型的SIL 扩展了集光的角度，也便是增加了NA 值，其余从spot size 的公式也可清楚地理解到，配备SIL 的镜头具有较小的spot size，可辨认更小的尺寸，因此传统镜头的物镜倍率只能到100 倍，而SIL 镜头的倍率可高达350 倍，解析能力急速比传统的定位办法提升3.5 倍，图三即显示了此镜头的精良性，即便是5nm 的产品，也可清楚地定位到单一元件。

图三 传统镜头与 SIL 镜头拍拍照像的比较

来源：ThermoFisher Meridian Introduction

1.手工研磨

在集成电路失落效剖析的流程中，定位完成后常日是进行去层的样品制备，但制程越来越小，金属介电层（inter-metal dielectric, IMD）也越来越薄，每一层的去除磨练着职员的履历与细心，其余缓冲层氮化钽（TaN）与低介电常数介电层的利用造成了严重研磨的层差，使得不雅观察范围变得非常狭窄。
靠着闳康科技研发团队坚持不懈的精神，研发出分外化学配方，可以办理层差的问题，终于让不雅观察范围扩大几百 um 的大小。

2.自动研磨

晶背减薄在亮点定位上是常用的手腕，尤其前辈制程的金属层高达十几层，不易由芯片正面测得亮点，而封装的办法也常采取覆晶式（flip-chip）的架构，再加上前辈制程的发光效率不若传统制程，以是晶背亮点利用得非常频繁。
当然晶背减薄在前辈制程上成为必经的样品制备手段，但是当晶背厚度到了100um 以下时，芯片的翘曲（warpage）便会产生，研磨上的应力就易造成 die crack （晶粒分裂）的问题。
闳康科技的自动研磨机台可以依芯片的翘曲程度自动调度，减少制备失落败的风险、增加研磨的平坦度，更主要的是，此自动研磨机具有量测厚度的功能，可以精准将厚度掌握在1um 的范围内。
前文提及的 SIL 镜头对芯片厚度是有哀求的，因此 SIL 镜头和自动研磨机是非常速配的组合，乃至未来到了须要用到晶背可见光定位技能的时候，芯片必须降至低于5um 这么薄的厚度，此时更非自动研磨机不可了。
除了运用于晶背研磨，其它诸如芯片正面与封装构造皆可利用，运用极其广泛。

3.P-FIB delayer

在芯片去层的方法中，除了手动研磨以外，P-FIB delayer（去层）是其余一种选择，P-FIB 是利用氙离子进行大范围的平面蚀刻，最大可达200um x 200um，它除了可符合平坦度的哀求以外，最主要的一点是它可降落积碳的征象。

所谓积碳是指样品在处理过程中，会经由化学药剂和研磨液的处理、熏染一些微不可见的脏污，这些非样品本身的外来物紧张是碳氢化合物的组成，即便在清洁后，多少还是会在芯片上残留。
例如在SEM 下经由电子束的照射，碳氢键结被打断，在样品上溅镀碳的污染物。
这个非预期的溅镀层不但会滋扰不雅观察，更会影响后文将提及的纳米探针（nano-probe）的打仗，因此前辈制程中如果要进行nano-probe 的话，P-FIB delayer 是绝对必要的一个步骤。

图五 前辈制程利用 P-FIB delayer 的范围与显示的 via 层

数位电路为了在测试时就能筛选出问题，会在电路上加进 DFT（design for test）的设计，经由此测试会得出可能的失落效路径叫做 scan path，此毛病可能产生在此路径上的任何位置，此路径经由interconnect 即metal / via 的走线通报讯号，传统上常日会采纳逐层去除、逐层不雅观察的办法找有缺点，可想而知，这种土法炼钢的办法随着不雅观察区域变大、线径缩小，成功率将大幅低落。

为了测定出确切的毛病位置，最有效的办法是在动态测试时进行亮点定位，最常见的有 LVP（laser voltage probing）与 TRE（time-resolved emission），但此类验证办法对大多数公司来说花费昂贵，而EBAC 既然可以显示出interconnect 的绕线路径，那么此技能就有可能找出绕线的毛病，抓出scan fail 的故障真因。
因此，如果能从测试中先找出有问题的讯号，即可利用EBAC 在此讯号对应到的metal line 上扎针，定位出可能的毛病位置，在数位电路上的失落效剖析不失落为一项利器，尤其是利用在更前辈的制程上。

图六 EBAC可以显示与扎针处相连如迷宫般的 metal 走线

EBIRCH 跟OBIRCH （Optical Beam Induced Resistance Change）的差别在于其引发源为电子束，而非红外光，除此之外事理皆相同，从此便可理解到既然因此电子束为引发源，那么其解析度就比OBIRCH 来得精良。
OBIRCH 是下针在die PAD，进行芯片里毛病的定位，此时还不知道毛病在何处；而EBIRCH 必须事先知道有问题的讯号线，才可下针在对应的metal line 或via / contact 上，在此条件下可定出精准的毛病位置，与layout 搭配判断后，即可连续进行样品置备与物性的不雅观察了。

Nano-probe纳米探针量测

在去层到底层后，有时还找不到毛病，担心连续下去看不到失落效点，平白摧残浪费蹂躏一个样品吗？那么利用nano-probe 直接量测元件的电性行为，确认泄电路径后便可轻松拟定后续的PFA 步骤。
Nano-probe 在SRAM cell 的量测也是不可或缺的工具，虽说直接以plan-view TEM 查找毛病是个快捷的路径，但以闳康科技在FinFET SRAM 剖析将近百颗的履历，有不少的案例是PV TEM 不易看出的，此时借助nano-probe 电性的量测才能判断出非常的位置，进而做出精确截面位置的选择。

Nano-probe 有两种机型，分别是AFM-based 与SEM-based，闳康在AFM-based nano-probing 经营多年，累积了丰富的履历，已积存了非常可不雅观的nano-probing + PFA 剖析资料库。
目前量测到12nm FinFET 的成功率靠近百分之百，以AFM-based nano-probe 量测的好处是操作效率高，没有电荷累积造成电性飘移的问题，对大多数公司来说仍是首选的机台。
随着制程演进到7nm 以下，AFM-based nano-probe 面临到机台的极限，此时 SEM-based nano-probe 便可派上用场。
目前闳康与各国际大厂互助，已然量测到5nm 的产品，为其它想要进入7nm / 5nm 制程领域的厂商铺垫了稳固的基石。

图八 12nm FinFET SRAM 的量测

图九 7nm FinFET SRAM 的量测

图十 7nm FinFET SRAM 的量测结果

图十一 电路特性量测

由于FinFET 元件过小，即便已确认毛病所在位置，也无法用FIB 边切边找毛病的办法来进行，一方面是解析度的问题，另一方面也可能是毛病过小而有所遗漏，因此较适宜利用高解析度TEM 来不雅观察。
以TEM 不雅观察的办法会分成两步骤，第一是先实行PV TEM 做大范围的不雅观察与确认毛病位置，第二才是针对可疑的毛病实行XS TEM，虽然分了两道工序，但是大大地提高了剖析成功率。
此两步骤的TEM 不雅观察法既不雅观察到了平面，也检视了截面，故称之为 3D TEM，此法大量地利用在FinFET 制程上，是整道total-solution FA 的末了关键。

图十二 左图为 FinFET 的平面示意图，以 PV TEM 不雅观察后，选定好切面的位置再转切 XS TEM，右图为 X 方向的切面示意图，目的紧张是不雅观察 gate oxide（闸极氧化层）的问题

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