本文提出的基于技能的全数字锁相环，一是能够提高锁相系统的运行速率，降落系统功耗；二是可实现数字滤波器参数的动态调节，从根本上办理提高锁相速率与增强系统稳定性之间的抵牾。文中先容了该锁相环的系统构造、事情事理及紧张模块的设计方案。利用 Quartus II软件工具对电路系统进行了仿真验证，并根据仿真结果对电路参数的变革对锁相系统的影响进行了剖析[5]。
1 流水线技能
1.1 流水线技能的事情事理
流水线技能在速率优化中是常用的技能之一，它能显著地提高设计电路的运行速率上限[6]。为了保障数据的快速传输，必须使系统运行在尽可能高的频率上，但如果某些繁芜逻辑功能的完成须要较长的延时，就会使系统很难运行在高的频率上。在这种情形下，可利用流水线技能，即在长延时的逻辑功能块中插入触发器，使繁芜的逻辑操作分步完成，减少每个部分的处理延时，从而使系统的运行频率得以提高[7-8]。流水线设计的代价是增加了寄存器逻辑，即增加了芯片资源的耗用。详细事情事理如图1所示。
图1(a)中的最高事情频率为1/Ta；在图1(b)中，将图1(a)中延时较大的组合逻辑电路分解为两个延时较小的组合逻辑电路，并在该电路中插入一个寄存器，个中Ta=T1+T2，T1≈T2。该电路中第一级由输入寄存器、组合逻辑电路和插入的寄存器构成，其最高事情频率约即是1/T1；第二级由后一个组合逻辑电路和寄存器构成，其最高事情频率约即是1/T2。因此，该流水线电路构造的最高事情频率约即是1/T1，与图1(a)的电路构造比较较，其电路的整体运行速率得到显著的提高。
1.2 流水线技能的运用
采取流水线技能可以优化计数器的电路，以24位计数器为例，该计数器的进位链很长，一定会降落事情频率。若将其分割成3个8位的计数器，每当8位的计数器计到255后，可利用进位旗子暗记触发下一个8位的计数器事情，这样便可减少系统的事情延迟，从而达到提高系统信息处理速率的目的[9]。详细实现过程如图2所示。
个中图2(a)为没有采取流水线技能的24位的电路构造，图2(b)为采取流水线技能设计的电路。从图2(b)中可以看出，将24位的计数器分为三级流水线设计，每一级为一个8位计数器，个中第一级计数器的位数为0～7位，第二级计数器位数为8～15位，第三级计数器的位数为16～23位。每当低一级的8位计数器产生进位旗子暗记时，触发高一级的8位计数器开始计数，以此类推进行累加计数。采取这种流水线计数器的电路构造，可提高计数器在进位链上的处理速率，进而提高整体电路的运行速率。
2 锁相环紧张电路模块的设计
本文所提出的全数字锁相环的系统框图[10]如图3所示，该锁相环紧张由数字鉴相器、自动变模电路、数字滤波器、加扣脉冲掌握电路和N分频器组成。个中数字鉴相器由双D触发器实现，其紧张浸染是通过比较输入旗子暗记fin与输出反馈旗子暗记FOUT之间的相位变革，产生相位偏差旗子暗记ue、超前旗子暗记up和滞后旗子暗记ud。数字滤波器紧张由可逆计数器构成，它可根据超前旗子暗记或滞后旗子暗记进行加计数或减计数，当计数值达到计数器的模值时，产生进位旗子暗记inc或借位旗子暗记dec，个中可逆计数器的模值km（即该滤波器的参数）由自动变模电路供应，该旗子暗记可根据偏差旗子暗记ue的大小自动产生。加扣脉冲掌握电路和N分频器构成了数字振荡器，当inc旗子暗记为高电平时，在数字序列旗子暗记IDout中插入一个脉冲；当dec旗子暗记为高电平时，在IDout中扣除一个脉冲，再经由N分频器得到调节后的输出旗子暗记FOUT。将该输出旗子暗记反馈到数字鉴相器，通过锁相系统对相位偏差的反复调节，终极达到相位的锁定。
2.1 流水线自动变模电路设计
数字滤波器的动态参数紧张由自动变模电路供应，个中自动变模电路紧张是由一个韶光数字转换模块(TDC)和变模掌握器构成，其紧张浸染是根据数字鉴相器输出的相位偏差的大小来改变数字滤波器中可逆计数器的模值km。当相位偏差较大时，输出较小的模值，以便加快锁相速率；而当相位偏差较小时，输出较大的模值，以减小环路锁定后的相位抖动。
根据本文提出的流水线计数器的设计理念，对TDC模块中的20位计数器采取5级流水线设计，个中第一级计数器的位数为0～3位，第二级计数器位数为4～7位，第三级计数器的位数为8～11位，第四级计数器的位数为12～15位，第五级计数器位数为16～19位。采取超高速集成电路硬件描述措辞(VHDL)对流水线电路构造的TDC模块进行设计，该模块的RTL级电路图如图4所示。
在采取VHDL完成变模掌握器的设计之后，再将两个模块连接起来，便可得到流水线自动变模的电路如图5所示。其输入旗子暗记ue为相位偏差旗子暗记，输出旗子暗记km是供应给数字滤波器中可逆计数器的可变模值。
2.2 流水线数字滤波器设计
数字滤波器紧张由8位可逆计数器构成，对该可逆计数器采取2级流水线设计，第一级计数器的位数为0～3位，第二级计数器为位数为4～7位。采取 VHDL对流水线电路构造的数字滤波器进行设计，该模块的RTL级电路如图6所示。其输入旗子暗记km为计数器的模值，输出旗子暗记dec和inc旗子暗记分别为加扣脉冲掌握电路的掌握旗子暗记。
数字滤波器的仿真波形如图7所示，从图中可以看出当km的值分别取2，4，8，32时，相应dec和inc旗子暗记涌现的频率是不同的。这解释该数字滤波器能够根据模值km的大小，自动调节其输出掌握旗子暗记的频率，进而可实现对锁相环事情过程的动态调节。
2.3 流水线分频器设计
该分频器是由24位计数器构成，其分频系数可调。对该计数器采取3级流水线设计，个中第一级计数器的位数为0～7位，第二级计数器位数为8～15位，第三级计数器的位数为16～23位。同样，采取 VHDL对流水线电路构造的分频器进行设计，该模块的RTL级电路图如图8所示。
3 锁相系统的整体设计与仿真
该锁相系统的整体设计采取自顶而下的设计方法，首先，用VHDL措辞对各模块进行编程设计，在完成各模块的设计之后，再按照系统设计方案将各模块连接起来构成系统顶层电路，该系统电路如图9所示。个中jianxq为数字鉴相器，zdjc为自动变模电路，bknjs8为数字滤波器，ID为加减脉冲掌握电路，divN8为N分频器。Clk为时钟旗子暗记，fin为输入旗子暗记，km为可逆计数器的模值。
系统时钟频率取200 MHz，输入频率为50 MHz时，对顶层电路进行系统仿真，其结果如图10所示。
取同一系统时钟频率，当输入频率由50 MHz跳变为25 MHz时，其仿真波形如图11所示。
从图10可以看出，在相位调节区间，锁相环中可逆计数器的模值km 随着相位偏差的不同而变革，这样可以加快其锁定速率；在相位锁定区间，则会自动选择本系统所设置的最大模值km，故可大大减小环路输出旗子暗记相位的抖动，提高了系统的稳定性。从图11可以看出当输入频率发生跳变时，锁相环能够在输入旗子暗记频率发生跳变后的第一个周期内快速锁定旗子暗记的频率，并迅速对相位偏差进行调度，大约经由2.5 μs便可锁定，且锁定后同样自动选择最大的km值。由此可以看出该锁相环能够根据其不同的事情过程对系统参数进行动态调节，从根本上办理了提高锁定速率与稳定性之间的抵牾，提高了锁相系统的整体性能。
取系统时钟频率为200 MHz，输入旗子暗记频率为50 MHz时，分别对传统锁相环和流水线锁相环进行了系统仿真，并对仿真结果进行时序剖析和功耗剖析。详细结果剖析如表1所示。
从以上表格可以看出，首先，与传统的锁相环比较，流水线电路构造锁相环的系统延时减少了1.278 ns。其次，时钟频率为200 MHz时，其系统的总功耗比传统的锁相环减少了630 μW。由此可见，具有流水线电路构造的全数字锁相环可以减少系统延时，提高系统的事情速率，并可减少系统的总功耗。
4 结论
本文所提出的全数字锁相环采取流水线技能优化了系统的电路构造，减少了系统延迟，提高了系统的运行速率，降落了系统的总功耗。由于数字滤波器的参数可以动态调度，故既能提高锁相速率，又可增强系统的稳定性，从而很好地办理了两者之间所存在的抵牾。
参考文献
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作者信息:
田 帆，杨檬玮，单长虹
（南华大学 电气工程学院，湖南 衡阳421001）
