XC5VSX35T-1FFG665I/XILINX/赛灵思/代理现货库存/深圳太航半导体_可编程_时钟

属性值

选择属性

制造商:

Xilinx

产品种类:

FPGA - 现场可编程门阵列

RoHS:

详细信息

系列:

XC5VSX35T

逻辑元件数量:

34816 LE

自适应逻辑模块 - ALM:

5440 ALM

嵌入式内存:

2.95 Mbit

输入/输出端数量:

360 I/O

电源电压-最小:

950 mV

电源电压-最大:

1.05 V

最小事情温度:

- 40 C

最大事情温度:

+ 100 C

数据速率:

3.75 Gb/s

收发器数量:

8 Transceiver

安装风格:

SMD/SMT

封装 / 箱体:

FBGA-665

牌号:

Xilinx

分布式RAM:

520 kbit

内嵌式块RAM - EBR:

3024 kbit

最大事情频率:

550 MHz

湿度敏感性:

Yes

逻辑数组块数量——LAB:

2720 LAB

事情电源电压:

1 V

产品类型:

FPGA - Field Programmable Gate Array

工厂包装数量:

1

子种别:

Programmable Logic ICs

牌号名:

Virtex

利用第二代ASMBL™(高等硅模块)柱式架构，Virtex-5家族包含五个不同的平台(子家族)，是任何FPGA家族供应的最多选择。
每个平台都包含不同比例的功能，以知足各种前辈逻辑设计的需求。
除了最前辈的高性能逻辑构造外，Virtex-5 fpga还包含许多硬ip系统级模块，包括功能强大的36 kbit块RAM/ fifo，第二代25 x 18 DSP片，内置数字掌握阻抗的SelectIO™技能，ChipSync™源同步接口模块，系统监控功能，增强的时钟管理模块，集成DCM(数字时钟管理器)和锁相环(PLL)时钟发生器，和高等配置选项。
其他平台干系功能包括功率优化的高速串行收发器模块，用于增强串行连接，PCI Express®兼容的集成端点模块，三模以太网mac (MediaAccess Controllers)和高性能PowerPC®440微处理器嵌入式模块。
这些功能使高等逻辑设计职员能够将最高水平的性能和功能构建到基于fpga的系统中。
Virtex-5 fpga基于65纳米最前辈的铜工艺技能，是定制ASIC技能的可编程替代方案。
大多数前辈的系统设计须要fpga的可编程强度。
Virtex-5 fpga为知足高性能逻辑设计职员，高性能DSP设计职员和高性能嵌入式系统设计职员的需求供应了最佳办理方案，具有前所未有的逻辑，DSP，硬/软微处理器和连接功能。
Virtex-5 LXT、SXT、TXT和FXT平台包括前辈的高速串行连接和链路/事务层能力。
•LX、LXT、SXT、TXT和FXT五大平台—Virtex-5 LX:高性能通用逻辑运用—Virtex-5 LXT:具有高等串行连通性的高性能逻辑运用—Virtex-5 SXT:具有高等串行连通性的高性能旗子暗记处理运用—Virtex-5 TXT:具有双密度高等串行连接的高性能系统—Virtex-5 FXT:具有前辈串行连接的高性能嵌入式系统•跨平台兼容性−LXT, SXT和FXT设备在利用可调稳压器的同一封装中兼容- Real 6-input查找表(LUT)技能-双5-LUT选项-改进的减少跳路由- 64位分布式RAM选项- SRL32/双SRL16选项强大的时钟管理(CMT)时钟-数字时钟管理(DCM)块用于零延迟缓冲，频率合成和时钟移相- PLL块用于输入抖动滤波，零延迟缓冲，频率合成，•36kbit块RAM/FIFO -真正的双端口RAM块-增强可选可编程FIFO逻辑-可编程-真正的双端口宽度可达x36-大略的双端口宽度可达x72 -内置可选纠错电路-可选将每个块编程为两个独立的18kbit块高性能并行SelectIO技能- 1.2至3.3V I/O操作-利用ChipSync™技能的源同步接口-数字掌握阻抗(DCI)主动−灵巧的细粒度I/O银行−支持高速内存接口•高等DSP48E切片−25 × 18，二进制补码，乘法−可选加、减、可选的流水线、可选的位逻辑功能、专用级联连接、灵巧的配置选项、SPI和Parallel FLASH接口、多比特流支持、专用的回退重构逻辑、自动总线宽度检测能力、所有设备的系统监控能力、片上/片外热监控、片上/片外电源监控、JTAG对所有监控量的访问、PCI Express设计的集成端点块LXT, SXT, TXT和FXT平台-符合PCI Express基本规范1.1 - x1, x4或x8通道支持每个块-与RocketIO™收发器一起事情•三模10/100/ 1000mb /s以太网mac - LXT, SXT, TXT，和FXT平台- RocketIO收发器可以用作PHY或连接到外部PHY利用许多软MII(媒体独立接口)选项•RocketIO GTP收发器100 Mb/s至3.75 Gb/s - LXT和SXT平台•RocketIO GTX收发器150 Mb/s至6.5 Gb/s - TXT和FXT平台•PowerPC 440微处理器- FXT平台仅- RISC架构- 7级管道- 32kbyte指令和数据缓存包括-优化的处理器接口构造(横杆)•65纳米铜CMOS工艺高旗子暗记完全性倒装芯片封装可在标准的无铅封装选项注:1。
Virtex-5 FPGA切片的组织办法与前几代不同。
每个Virtex-5 FPGA切片包含4个lut和4个触发器(以前是2个lut和2个触发器)。
每个DSP48E切片包含一个25 × 18乘法器、一个加法器和一个累加器。
块ram的大小基本上是36 kb。
每个块也可以用作两个独立的18kbit块。
每个Clock Management Tile (CMT)包含两个dcm和一个PLL.5。
该表列出了每个设备单独的以太网mac。
RocketIO GTP收发器的设计运行速率为100 Mb/s至3.75 Gb/s。
RocketIO GTX收发器的设计运行速率为150 Mb/s至6.5 Gb/s。
这个数字不包括RocketIO收发器。
包括配置Bank 0。
•均匀而言，可级联的32位可变移位寄存器或64位分布式内存能力•具有增强对角路由的卓越路由架构支持最小跳点的块到块连接•多达330,000个逻辑单元，包括:−多达207,360个带时钟启用的内部构造触发器(XC5VLX330)−多达207,360个真实的6输入查找表(LUT)，总LUT位大于1300万−双5-LUT模式给出两个输出增强利用-逻辑扩展多路复用器和I/O寄存器s550 MHz时钟技能•多达六个时钟管理块(CMT) -每个CMT包含两个dcm和一个锁相环-多达18个总时钟发生器-灵巧的dcm到pll或pll到dcm级联-精密时钟桌面和相移-灵巧的频率合成-多种事情模式，以减轻性能权衡决策-改进的最大输入/输出频率-细粒度相移分辨率-输入抖动滤波-•差分时钟树构造，优化低抖动时钟和精确的占空比•32个环球时钟网络•区域，I/O，和本地时钟除了globalclocksSelectIO技能•多达1200个用户I/O•从1.2V到3.3V的广泛选择I/O标准•极其高性能−高达800mb /s HSTL和SSTL(在所有单端I/O上)−高达1.25 Gb/s LVDS(在所有差分I/O对上)•真正的差分终端片上•相同的边缘捕获输入和输出I/O•广泛的内存接口支持550 MHz集成块内存•高达16.4 Mbits集成块内存•36 kbit块可选•独立端口宽度选择(x1至x72)−每个端口最多x36个总数，用于真正的双端口操作−每个端口最多x72个总数，用于大略的双端口操作(一个读端口和一个写端口)−内存位加奇偶校验/边带内存支持x9, x18, x36，和x72宽度−配置从32K x 1到512 x72 (8K x 4到512 x72的FIFO操作)•多速率FIFO支持逻辑−满和空标志与完备可编程的险些满险些空标志•同步FIFO支持没有标志不愿定性•可选的管道阶段更高的性能•字节写入能力•专用级联路由形成64K x 1内存无需利用FPGA路由•集成可选的ECC高可靠性内存哀求•分外降落功耗的设计用于18 Kbit(及以下)操作550 MHz DSP48E切片•25 x 18两个互补乘法•可选的管道阶段增强性能•可选的48位累加器用于乘法累加(MACC)操作，可选累加器级联到96位•集成加器用于繁芜乘法或乘法加法操作•可选的位逻辑运算模式•独立的C寄存器每片•完备可级联在DSP列中，无需外部路由资源chipsync源同步接口逻辑•与SelectIO技能一起事情，简化源同步接口•内置于所有I/O块(所有输入和输出上的可变延迟线)的per -bit deskew能力•专用I/O和区域时钟资源(引脚和树)•内置数据序列化器/反序列化器逻辑与相应的时钟分器支持在所有I/O•网络/电信接口高达1.25 Gb/s每I/O数字掌握阻抗(DCI)有源I/O终止•可选串联或并联终止•温度和电压补偿•使板布局更随意马虎-减少电阻-将终止置于空想位置，在旗子暗记源或目的地配置•支持平台Flash，标准SPI Flash，或标准并行NOR闪存配置•比特流支持专用回退重构逻辑•256位AES比特流解密供应知识产权安全性，防止设计复制•改进的比特流缺点检测/校正能力•自动总线宽度检测能力•通过ICAP端口部分重新配置前辈的倒装芯片封装•预先设计的封装技能证明卓越的旗子暗记完全性−从旗子暗记到返回的最小化电感回路−最佳的旗子暗记与pwr /GND比•将单点登录引起的噪声降落高达7倍•无铅和标准封装系统监视器•片上温度丈量(±4°C)•片上电源丈量(±1%)•易于利用用户可编程的片上传感器报警阈值。
用户可访问的10位200kSPS ADC。
自动校准失落调和增益偏差。
DNL =±0.9 LSBs最大值。
支持多达17个外部仿照输入通道。
-通用仿照输入•从织物或JTAG TAP到系统监视器的完备访问•在FPGA配置之前和设备断电期间(仅通过JTAG TAP访问)完备可操作65nm铜CMOS工艺•1.0V核心电压•12层金属供应最大路由能力并适应硬ip浸没•三氧化物技能证明降落了静态功耗特定于LXT, SXT, TXT的系统模块与RocketIO GTP收发器(LXT和SXT)和GTX收发器(TXT和FXT)一起事情，以最小的FPGA逻辑利用率供应完全的PCI Express端点功能。
•PCI ExpressEndpoint block或Legacy PCI ExpressEndpoint block•x8, x4或x1车道宽度•电源管理支持•用于缓冲的块ram•完备缓冲的发送和吸收•管理接口访问PCI Expressconfiguration空间和内部配置•支持全范围的最大有效载荷大小•高达6 x 32位或3 x 64位bar(或32位和64位的组合)三模式以太网媒体访问掌握器•设计为IEEE 802.3-2002规范•操作在10,100，•吸收地址过滤器(5个地址项)•全单片1000Base-X办理方案与RocketIOGTP收发器•支持多个外部PHY连接(RGMII,GMII，通过软逻辑和SelectIOresources等)接口•支持通过sgmii利用软逻辑和RocketIO GTP收发器连接到外部PHY设备•通过单独的接口吸收和传输可用的统计数据•单独的主机和客户端接口•支持巨型帧•支持VLAN•灵巧的，用户可配置的主机接口•支持IEEE 802.3ah-2004单向模式

•全双工串行收发器，波特率为100mb /s至3.75 Gb/s•8B/10B，用户自定义FPGA逻辑或没有编码选项•通道绑定支持•CRC天生和检讨•可编程的预强调或预均衡发射机•可编程的终止和电压摆幅•可编程的均衡吸收器•吸收器旗子暗记检测和旗子暗记指示灯丢失•用户动态重新配置利用二次配置总线•带外(OOB)支持串行ATA (SATA)•电气空闲，信标，吸收器检测，内置PRBS发生器和CheckersRocketIO GTX收发器(仅限TXT/FXT)•全双工串行收发器，波特率为150 Mb/s至6.5 Gb/s•8B/10B编码和可编程变速箱，支持64B/66B和64B/67B编码，用户自定义fpga逻辑，或没有编码选项•通道绑定支持•CRC天生和检讨•可编程的预强调或预均衡发射机•可编程的终止和电压摆动•可编程的连续韶光均衡吸收器•可编程的决策反馈均衡吸收器•吸收旗子暗记检测和旗子暗记指标丢失•用户动态重新配置利用二次配置总线•OOB支持(SATA)•电气空闲，信标，吸收器检测，PowerPC 440 RISC内核(仅限FXT)•嵌入式PowerPC 440 (PPC440)内核-高达550 MHz操作-每核大于1000 DMIPS -七级管道-每周期多个指令-顺序实行- 32 Kbyte, 64路设置关联1级指令缓存- 32 Kbyte，64路set关联1级数据缓存−Book E兼容•集成的crossbar增强系统性能−128位处理器本地总线(plb)−集成的散点/聚点DMA掌握器−连接DDR2内存掌握器的专用接口−非整数plb - cpu时钟比的自动同步•赞助处理器单元(APU)接口和掌握器−从PPC440嵌入式块到基于fpga构造的协处理器的直接连接−128位宽流水线APU Load/Store−支持−可编程解码自定义指令架构描述virtex -5 FPGA阵列概述virtex -5器件是用户可编程的门阵列，具有各种可配置元件和嵌入式内核，针对高密度和高性能系统设计进行了优化。
Virtex-5设备实现以下功能:•I/O块供应封装引脚和内部可配置逻辑之间的接口。
最盛行和最前辈的I/O标准是由可编程I/O块(iob)支持的。
IOBs可以连接到非常灵巧的ChipSync逻辑，以增强源同步接口。
源同步优化包括每比特桌面(输入和输出旗子暗记)、数据序列化器/反序列化器、时钟分配器、专用I/O和本地时钟资源。
•可配置逻辑块(clb)， Xilinx®fpga的基本逻辑元件，供应组合和同步逻辑以及分布式内存和srl32移位寄存器能力。
Virtex-5 FPGA clb基于真正的6输入查表技能，与前几代可编程逻辑比较，供应了卓越的功能和性能。
•块RAM模块供应灵巧的36 Kbit真双端口RAM，可级联形成更大的内存块。
此外，Virtex-5 FPGA块ram包含可编程FIFO逻辑，可提高设备利用率。
每个块RAM也可以配置为两个独立的18 Kbit真正的双端口RAM块，为须要更小RAM块的设计供应内存粒度。
•可级联的嵌入式DSP48E切片与25 × 182的补乘器和48位加/减法/累加器供应大规模并行DSP算法支持。
此外，每个dsp48e片可用于实行按位逻辑功能。
•时钟管理块(CMT)为fpga供应最灵巧，最高性能的时钟。
每个cmt包含两个数字时钟管理器(DCM)块(自校准，全数字)和一个锁相环块(自校准，仿照)，用于时钟分布延迟补偿，时钟乘法/除法，粗/细粒度时钟相移和输入时钟抖动滤波。
此外，LXT, SXT, TXT和FXT设备还包含:•PCI Express设计的集成端点块，供应x1, x4或x8 PCI Express端点功能。
当与RocketIOtransceivers结合利用时，可以用最小的FPGA逻辑利用率实现完全的PCI Express Endpoint。
•10/100/ 1000mb /s以太网媒体访问掌握块供应以太网功能。
LXT和SXT设备包含:•RocketIO GTP收发器能够运行高达3.75 Gb/s。
每个GTP收发器支持全双工，时钟和数据规复。
txt和FXT设备包含:•GTX收发器能够运行高达6.5 Gb/s。
每个GTX收发器支持全双工，时钟和数据规复。
FXT设备包含:•嵌入式IBM PowerPC 440 RISC cpu。
每个powerpc 440 CPU的最高运行频率为550mhz。
每个PowerPC 440 CPU还具有支持硬件加速的APU(赞助处理器单元)接口，以及用于高数据吞吐量的集成交叉条。
通用路由矩阵(general routing matrix, GRM)供应了每个内部组件之间的路由交流机阵列。
每个可编程元件都绑定到一个开关矩阵，许可多个连接到通用路由矩阵。
整体可编程互连是分层的，旨在支持高速设计。
在virtex -5设备中，路由连接经由优化，以最少的“跳数”支持clb互连。
减少跳数大大提高了post - place-and-route(PAR)设计性能。
所有可编程元素，包括路由资源，都由存储在静态存储元素中的值掌握。
这些值在配置期间加载到FPGA中，可以重新加载以改变可编程元件的功能。

Virtex-5 FPGA特点先容Virtex-5系列FPGA的特点。
输入/输出块(SelectIO)IOB是可编程的，可分为以下几类:•可编程单端或差分(LVDS)操作•可选单数据速率(SDR)或双数据速率(DDR)寄存器的输入块•可选SDR或DDR寄存器的输出块•双向块•每位书桌电路•专用I/O和区域时钟资源•内置数据序列化器/反序列化器IOB寄存器是边触发d型触发器或电平敏感门闩。
IOBs支持以下单端标准:•LVTTL•LVCMOS (3.3V、2.5V、1.8V、1.5V和1.2V)•PCI(33和66mhz)•PCI- x•GTL和GTLP•HSTL 1.5V和1.8V (I、II、III和IV类)•HSTL 1.2V(1类)•SSTL 1.8V和2.5V (I和II类)数字掌握阻抗(DCI) I/O功能可以配置为每个单端I/O标准和一些差分I/O标准供应片上终端。
IOB元件还支持以下差分旗子暗记I/O标准:•LVDS和扩展LVDS(仅2.5V)•BLVDS(总线LVDS)•ULVDS•Hypertransport™•差分HSTL 1.5V和1.8V (I类和II类)•差分SSTL 1.8V和2.5V (I类和II类)•RSDS (2.5V点对点)两个相邻的垫用于每个差分对。
两个或四个IOB块连接到一个交流机矩阵以访问路由资源。
每位桌位电路许可可编程的旗子暗记延迟内部的FPGA。
每位桌面灵巧地供应细粒度的延迟增量，以仔细地产生一系列旗子暗记延迟。
这对付在源同步接口中同步旗子暗记边缘特殊有用。
在选定的位置(每个银行8个)的通用I/O被设计为“具有区域时钟能力”的I/O，通过为同一位置的I/O添加分外的硬件连接。
这些区域时钟输入分布在一个有限的区域内，以只管即便减少iob之间的时钟偏差。
区域I/ clock补充了环球时钟资源。
数据序列化/反序列化功能被添加到每个支持源同步接口的I/Oto中。
输入路径包括一个带时钟分频器的串行-并行转换器，输出路径包括一个并行-串行转换器。
Virtex-5 FPGA IOB的深入指南可在Virtex-5 FPGA三模式以太网MAC用户指南中找到。
可配置逻辑块(CLB)一个Virtex-5 FPGA CLB资源由两个片组成。
每个切片是等效的，包含:•四个函数天生器•四个存储元素•算术逻辑门•大型多路复用器•快速进位前馈链。
函数天生器可配置为6输入lut或双输出5输入lut。
某些clb中的slicem可以配置为32位移位寄存器(或16位x 2位移位寄存器)或64位分布式RAM。
此外，这四个存储元件可以配置为边缘触发d型触发器或电平敏感锁存器。
每个CLB都有内部快速互连，并连接到交流矩阵以访问通用路由资源。
有关Virtex-5 FPGA clb的详细先容请拜会《Virtex-5 FPGA用户指南》。
36kbit真正的双端口RAM块资源可编程，从32K x 1到512 x 72，在各种深度和宽度配置中。
此外，每个36kbit块也可以配置为两个独立的18kbit双端口RAM块。
每个端口都是完备同步和独立的，供应三种“写中读”模式。
块RAM可级联实现大型嵌入式存储块。
此外，后端管道寄存器、时钟掌握电路、内置infifo支持、ECC和字节写入使能功能也作为选项供应。
Virtex-5器件中的块RAM特性在《Virtex-5 FPGA用户指南》中有进一步的谈论。
XC5VSX35T-1FFG665I

XC2S15-5VQ100CXC3030A-7PQ100CXC18V04PC44CXCZU27DR-2FFVE1156EXCVU7P-2FLVA2104EXCKU085-1FLVA1517CXC9572XLTQ100XC9572XL-7CS48CXCV300-4PQG240IXCR3512XL-12PQ208QXA3S100E-4VQG100QXC17256EPCXC2C512-7FT256CXC2C64-7CP56CXC2C64-7VQ100CXC2S50E-6FTG256IXC2V1500-5FF896CXC2S50E-6PQG208IXC4VLX100-10FF1513IXC4006EXC4VFX60-10FF672CXC6SLX75-3FG676CXC7A12T-2CPG238CXC6SLX150-3FG484CXC5VLX50T-2FFG665CXC95216-10PQG160CXC7K325T-L2FBG676IXC7Z010-2CLG225CXC7VX980T-1FFG1926CXC5VLX85-1FF676IXC4028XLA-08BG352CXC3SD3400A-4FGG676XCR3032XL-10CS48CXCV50-5BG256CXC9572XL-5VQ44CXCVU9P-2FLGA2577EXCKU15P-3FFVE1517EXC3S400-5FT256CXC5VTX240T-2FFG1759IXC95144-15PQG100CXC7Z045-L2FFG900IXC7A50T-L2CSG324EXC5VLX20T-1FFG323IXC3S50-4VQ100CXCS30XL-4BG256CXC4VLX60-10FF1148IXC5VSX50T-1FFG665CXC2VP20-5FF896CXCV300E-6BG432CXC9536-10VQ44CXC3S1000-4FG456CXC7Z045-1FFG900CXC9536XL-7VQ64CXC7A100T-L2FGG484EXCKU13P-1FFVE900IXCS20XL-4PQ208CXC2S100-5TQ144CXC7S75-1FGGA676IXCVU5P-L2FLVB2104EXC4005XL-09VQ100CXC7VX690T-L2FFG1158EXC3S1000-4FG676CXC3030A-7PC68CXC1765EPCXC17512LPC20CXC2S600E-6FG456CXC4VLX40-10FF668IXCZU6CG-1FFVB1156IXCS10-3VQ100CXCS20XL-5TQG144CXCVU13P-1FHGB2104EXCVU095-2FFVB2104EXCVU125-2FLVB1760IXC9536XL-10PCG44IXCKU115-1FLVB2104IXCKU11P-1FFVE1517IXC7Z014S-2CLG400IXC7VX415T-L2FFG1158EXC6VLX195T-2FFG784CXC7A15T-3CPG236EXC5VLX30T-2FF665CXC3S1200E-4FG400CXC3S5000-4FGG676CXC3S500E-5FT256CXC4VLX60-11FF1148IXC4044XL-3HQ208IXC4010E-4PC84IXC2VP70-5FF1517CXC2VP40-6FFG1152IXC2V2000-4BF957CXC2V1500-4FF896CXC2S600E-6FGG456IXA7A35T-2CSG324IXC2C32A-4CPG56CXC2C256-7FT256CXC2S300E-6FGG456CXCKU13P-2FFVE900IXCV200E-6FG256CXC2S200E-6PQ208C