4月18日举行的第25届中国集成电路制造年会暨供应链创新发展大会上，芯盟科技资深副总裁洪齐元在演讲中提到，万物感知、万物互联和万物智能的趋势推动打算技能进入新一轮高速发展期，目前数据产生和处理量更大、算力性能和需求更高，算力运用处景也日益丰富。
据调研机构IDC估算，近三年所产生的数据量会超过过去30年的总和。有统计显示，过去对算力每投入一元就能为GDP带来3-4元的经济增长，因此当海内算力和存力发展壮大，将对GDP有可不雅观的带动效应。
这对集成电路性能提升提出三大物理寻衅：内存墙、功耗墙和前辈制程受限。在此背景下，三维异构集成是高性能芯片的一定发展趋势。
中国半导体行业协汇合成电路分会理事长、国家科技重大专项02专项技能总师叶甜春也剖析，从集成电路技能趋势看，中国在现有技能路径上遭遇了壁垒，将倒逼“路径创新”，给FD-SOI、三维晶体管等技能带来机遇；同时集成方法从平面到三维将成为技能演进的新路径，功能领悟趋势将拓展出新空间；此外设计创新、架构创新、电子设计工具（EDA）智能化、硬件开源化等技能创新成为新焦点。
在推动新技能路线加速践行的道路上，更为核心的是在家当发展初期积极参与标准和生态培植，如此才能捉住新一轮技能赛跑的竞争空间。
面临物理极限
洪齐元认为，结合目前包括CMOS、CPU、存储芯片等类型芯片中晶体管数量增长趋势看，传统基于摩尔定律的集成电路发展路径遭遇了物理和本钱两方面瓶颈，已经无法知足对打算力、存力等更高的需求。
前述三大物理寻衅详细来说，内存墙是源于冯·诺依曼构造将打算和存储分开，数据传输带脱期制了大算力发挥，打算单元空转是造成芯片性能瓶颈的紧张缘故原由之一。功耗墙是由于功耗限定了终端续航能力、便携性及运用处景扩展：在相同功耗下，异构集成的性能表现更优；相同性能下，异构集成能耗最低。前辈制程则是一方面技能发展靠近物理极限，前辈制程本钱急剧升高，另一方面也面临外洋的一些限定。
“在摩尔定律效力放缓背景下，2015-2025年将是一个过渡期，期间须要大量构造、材料创新，来勉强支撑一定按照摩尔定律驱动提高的路径，但依然很困难。到2025年后，所有高性能芯片对集成度哀求高、对功耗哀求低、带宽哀求高的产品都会走向异构集成路线。”他总结道，Chiplet（芯粒/小芯片）、异构集成将打破集成电路发展瓶颈，供应新的增长驱动力；而百万级连线、功能完全的单芯片异构集成将会成为3D IC的空想形态。
在这个中，为构建三维异构集成家当生态，行业须要平台型公司供应集成做事，建立技能标准，吸引更多参与者。
Chiplet寻求突围
践行这一技能发展路线也是行业共识。同时须要把稳的是，火热的Chiplet技能路线下，也让既有芯片家当代价链发生一定变革，个中对付芯片封装行业表现尤为显著。
长电科技董事、首席实行长郑力在演讲等分析，戈登·摩尔于1965年揭橥的提出“摩尔定律”署名文章中，不仅提出了对晶体管数目指数增长的预测，也预测了可以用小芯片封装组成大系统的集成电路未来技能发展方向。
“基于微系统集成的高性能封装原来便是摩尔定律的主要内容。”他指出，芯片成品制造发展到高性能封装阶段，意味着后道成品制造成为集成电路制造家当链中承上启下的核心环节。
因此整体来看，高性能打算芯片发展须要基于异质异构集成的高性能封装；个中Die-to-Die的2.5D/3D封装是逻辑、仿照、射频、功率、光、传感器等小芯片异质集成的主要路子。
同时，高密度SiP（系统级封装）技能与晶圆级2.5D/3D封装技能异曲同工。后者对带宽、连接有更高标准，但是在异构异质方面有局限性，因此一些外洋公司在高密度封装集成上采纳SiP集成办法，这可以比较少依赖于晶圆厂工艺，产品公司和设计公司可以更好发挥设计能力，从系统层面优化性能、功耗、尺寸、本钱、可靠性、开拓周期、上市韶光等方面。
当然，异质异构高性能封装对芯片成品制造也带来诸多寻衅，比如系统架构设计、封装办法、Die互连标准、高精度组装技能等方面。
至于应对，则须要在芯片成品制造环节与IC设计和晶圆制造环节紧密协同；全行业共同参与Chiplet标准化进程；加速多样化高性能芯片成品制造平台创新等。
“Chiplet架构下的2.5D/3D封装和高密度SiP封装是摩尔定律向前发展的必经之路，也将成为下一代前辈封装技能的必备项和必选项。个中STCO系统技能协同优化模式是芯片开拓的核心，也是从器件集成走向微系统集成的分水岭。同时，高性能封装呼唤封装设备家当链的高度自动化和半导体封装材料的高风雅化进步。”郑力总结道。
更多内容请下载21财经APP
