本文为明德扬原创文章，转载请注明出处！
AD9684是一款双通道14位、500 MSPS采样率 ,并行LVDS接口的模数转换器。该芯片可用于通信，3G/4G, TD-SCDMA, W-CDMA, MC-GSM, LTE数字吸收机，雷达，分外领域激光测距。
该芯片有7个电源轨，3个数字电源轨和3个仿照电源轨，还有一个高精度参考电源轨，双通道仿照差分输入，输入数据通道分为高速采样数据时钟与同步旗子暗记输入，还有 SPI掌握ADC芯片配置通道；数据通道输出为16对差分旗子暗记，分别为输出随路时钟，14位数据，Status旗子暗记。
AD9684内置硬件FIR，DCO等功能，仿照通道输入阻抗可配置为400 Ohm， 200 Ohm，100 Ohm，50 Ohm。这些模式功能可以通过SPI通道对其进行配置。
由于AD9684输出是并行LVDS数据，且采取的是DDR模式，以是500M采样率事情时，LVDS数据输出的随路时钟是250Mhz，一样平常的芯片没有可以的达到该速率的吸收器，以是必须利用FPGA来作为该芯片的数据吸收与后续的旗子暗记处理。
明德扬AD9684 ADC接口工程，已经利用Xilinx kintex-7实现这个ADC的接口数据吸收驱动与后续旗子暗记处理。
由于AD9684须要外部触发时钟输入，须要板卡上的外部基定时钟输入，通过FPGA内部的锁相环倍频产生一个时钟输出，以触发AD9684采样数据，对付Kintex-7器件，利用Vivado 的IP Catalog 配置一个PLL。
我们双击上图的绿色框框，就可以进入IP核的配置界面，如下图所示：
绿色框里面输入须要利用的IP核名字，赤色框中设置外部基准输入时钟，我们这里的板子的外部晶振输入时钟为100Mhz，以是这里输入100，输入抖动我们默认。之后点击上方的output clocks框，进入锁相环输出的配置。
按照上图对其进行配置，这样的配置表明输出是500Mhz的时钟，占空比是50%。使能型号我们选择reset 跟PLL锁定标志旗子暗记locked。由于AD9684的触发时钟输入是须要LVDS电平，以是我们在这里使能差分旗子暗记，点击OK天生IP核。
AD9684触发时钟配置完后，我们配置该芯片的吸收器，由于这里AD9684是并行DDR模式的LVDS数据，以是我们须要利用的Xilinx selectIO IP核。双击下图的绿色框可进入IP核配置界面。
按照下图参数选择，配置14位LVDS电平输入的DDR吸收器：
配置完往后点击OK天生IP核，天生后我们在TOP上对其进行例化，这里我们须要自己写一个SPI逻辑去配置AD9684，天生比特流文件接着烧写进板卡后就可以进行测试了。须要把稳的是，在AD9684吸收的数据通道与FPGA相连接的时候涌现夸BANK行为的时候，综合后布局布线会报错，这里须要对其输入数据进行约束，乃至须要将数据通道的随路时钟先引入锁相环在接到我们配置好的Select IO IP核，但是这样做会导致时序出错，须要对所有数据通道进行时序约束以担保DDR吸收器的建立韶光与保持韶光余量。如果不做时序约束，DDR吸收器所采样的数据将会涌现误码。
明德扬AD9684 ADC接口工程，已经做好时序约束测试完成，AD9684的各模式也测试完毕。欢迎在评论中与我进行互换谈论！
