基于某测试任务，本文详细阐述了通过CPCI总线接口和接口吸收和传输测试数据，在担保可靠性的前期下，提高了地面设备吸收和处理数据的速率。测试结果表明，此方法可行可靠，圆满完成了测试任务。
1 总体设计
本设计的紧张事情是对外接CPCI设备进行命令下发、状态检测及数据吸收操作。其紧张事情流程是：由上位机下发命令字掌握全体系统的正常运行，主控芯片XC3S400通过PCI9054桥接从背板总线吸收主机卡发出的命令字，完成逻辑掌握；通过RS422接口与外接设备进行通信，掌握外接设备进入相应的事情状态以及吸收其相应的状态返回；通过LVDS接口吸收外接设备的高速数据，将数据写入FPGA的FIFO后，由PCI9054通过DMA掌握器将吸收的数据回传至主机卡。总体设计框图如图1所示。
全体设计以FPGA为掌握核心，充分利用其强大的可编程能力[2]，能够灵巧掌握总线传输速率等多个指标，在增加系统通用性的同时，也充分发挥了CPCI总线高速传输的上风。
2 RS422接口设计
RS422接口用来下发命令字和吸收状态字，由于旗子暗记码率较低，为625 kb/s，因此设计中紧张考虑传输的稳定性和可靠性。本设计针对此问题首先选择了抗滋扰性强的差分对旗子暗记传输数字量，同时对旗子暗记采纳隔离方法，以防止前后级设备之间的相互关扰。接口电路示意图如图2所示。
该接口电路选用ADI公司的磁隔离全双工收发器ADM2682E，无需外接DC/DC隔离模块。但是输入输出的供电引脚须要电源旁路，噪声抑制须要一个低电感高频电容，纹波抑制须要一个大容量电容。为了抑制噪声和降落纹波，至少须要并联两个电容，个中容值较小的电容靠近器件摆放。因此，在器件的VCC与GND1，VISOIN、VISOOUT与GND2之间均要加去耦电容。
差分输入端R2将差分输入正端上拉至VISO，R4将差分输入负端接地，这样做的好处是可以防止由于差分旗子暗记长间隔传输造成的旗子暗记削弱，阻值均选择1 kΩ；由于数据传输电缆为特性阻抗为100 Ω的第五类屏蔽双绞线，R3的浸染是可以减少旗子暗记的反射和衰减，提高数据传输的可靠性，阻值选为120 Ω。
3 LVDS接口设计
3.1 硬件接口
LVDS技能采取低压摆幅和和低电流驱动输出，具有很强的抗滋扰性[2-4]。TI公司的DS92LV1023和DS92LV1224分别是高速串行差分数据流串化器和解串器。
在系统上电后，DS92LV1023和DS92LV1224将所有输出引脚置为三态后，启动锁相环跟踪并锁定本地的全局时钟。LVDS串化器连续给数据吸收真个解串器发送同步旗子暗记，当解串器锁相环成功锁定同步时钟后，LVDS接口将串行数据送出。同理，LVDS解串器也须要与发送端同步后才能吸收数据。若在数据传输的过程中解串器锁相环失落锁，时钟紊乱，则LOCK旗子暗记会置高电平以关照串化器进行再同步的操作。
为了延长LVDS数据的传输间隔，在发送端和吸收端分别增加了电缆驱动器和电缆均衡器，以此来增强差分旗子暗记的驱动和补偿能力。驱动器CLC001AJE的传输速率最高可达622 Mb/s，通过配置外围电阻将DS92LV1023输出的低压差分旗子暗记压差从200 mV提升至0.9 V~1.1 V，有效增强了旗子暗记的驱动能力。在旗子暗记的吸收端，旗子暗记经由屏蔽双绞线传输，衰减后很随意马虎造成码间串扰，均衡器CLC014AJE可针对带宽50 Mb/s~650 Mb/s的旗子暗记进行补偿。规复旗子暗记强度后，再通过DS92LV1224将串行数据解串[5]。LVDS数据发送、数据吸收电路分别如图3、图4所示。
3.2 软件逻辑设计
LVDS逻辑掌握示意图如图5所示，掌握模块由FPGA内部的FIFO完成数据的缓存。上电后，LVDS发送模块向外部发送同步旗子暗记Sync，FIFO空标志旗子暗记Prog_empty为0时，FIFO读使能旗子暗记FIFO_rden_reg置1，将FIFO中的数据读出，然后向外部接口发送，线上空闲时发送无效数据[6-7]。
LVDS吸收模块在时钟Rclk的上升沿，对从被测设备吸收到的数据进行纠错；在时钟Rclk的低落沿，判断若吸收到的数据为有效数，则内部的数据有效旗子暗记置1，将有效数据发送给FIFO，通过主掌握模块上传至CPCI总线。
4 CPCI总线接口实现
目前，CPCI总线接口的实现紧张有2种方法：(1)利用可编程逻辑器件自行设计；(2)利用专用的协议转换芯片，将CPCI总线转换为用户自定义确当地总线[8]。第二种傻瓜式的实现方法虽然不如第一种方法灵巧，但胜在省时省力，大略易用，开拓周期短，因此运用较为广泛。
4.1 PCI9054事情模式
本设计采取PLX公司的PCI9054协议转换芯片，其本地事情模式采取逻辑掌握大略、开拓难度较低的C模式，该模式下PCI9054芯片内部的地址线和数据线相互独立，用户可以自行定义须要确当地时序，实现CPCI接口的通信功能。CPCI接口与本地总线之间的数据传输有3种办法：PCI Initiator模式、PCI Target和DMA模式。PCI Target模式是CPCI主设备通过PCI9054发起对本地总线上资源的访问；DMA模式即PCI9054通过掌握CPCI和本地两条总线来实现数据的突发传输。本设计紧张事情是命令字的下发和数据的上传，考虑操作的大略单纯度，对付命令字的下发采取Target模式下的单周期访问模式，对付数据的上传采取DMA模式突发传输[9]。
PCI9054与CPCI总线的连接是通过CPCI连接器J1实现的，即PCI9054的CPCI旗子暗记通过串接10 Ω匹配电阻与J1的相应旗子暗记引脚连接，串接10 Ω电阻是为了减少总线分支由于较大的背板阻抗对总线产生的瞬态滋扰，担保旗子暗记传输的准确性。PCI9054确当地时钟由外部有源晶振供应，且与FPGA真个时钟同步。在FPGA内部划分一块FIFO作为数据缓存，利用其双口操作的特性实现数据的跨时钟域传输，同时也方便了本地时序的设计。
4.2 CPCI本地总线接口实现
CPCI本地总线接口是本设计的核心所在。全体CPCI接口的设计思路是：主控芯片FPGA通过桥接PCI9054与CPCI总线交互，由其内部逻辑自定义本地总线的事情时序实现对总线的状态掌握，同时产生片内读写及地址旗子暗记完成单周期读写和突发传输的功能。在FPGA内部划分一块FIFO作为数据缓存来实现数据突发读取，由其半满旗子暗记作为上位机的读取标志。基于这种设计思路，为了担保通信的可靠性，本文设计了类似握手协议的通信办法，详细操作如图6所示。
系统上电复位后状态机在S0状态循环等待。当上位机下发指令时，CPCI总线将Lhold旗子暗记拉高来申请本地总线，本地总线将Lholda旗子暗记拉高作为应答旗子暗记将总线掌握权交给PCI9054。然后CPCI总线将Ads#拉低，开启新的总线传输，将命令字写入约定好的地址LA0。FPGA在检测到Ads#有效后离开S0进入S1状态。判断Blast#为低，进入单周期传输模式，判断LW/R#为低，实行Target读操作，即从CPCI总线吸收上位机下发的命令字，然后拉高Ready#和Blast#表示单周期读操作结束。接着状态机返回S0连续检测Ads#旗子暗记。根据协议，FPGA会接着实行一次单周期Target写操作，将收到的命令字向上位机返回，由上位机比拟两次命令字，结果同等表明命令下发成功，否则重新发送。这种增加反馈确认程序的命令下发模式有效担保了命令发送的准确性。
当下发的命令字哀求上传数据时，FPGA将内部FIFO缓存的半满标志根据协议写入固定地址，上位机每间隔一定个CLK会自动实行一次单周期读操作，读取该地址的标示内容，若标示有效，则状态机进入DMA突发传输模式时，结束后返回S0状态，连续读取半满标示，直到命令结束。
这种结合PCI Target单周期模式读写指令和DMA突发模式传输数据的传输模式，既在节省CPU资源的同时担保了命令的准确下发和反馈，也有效发挥了CPCI总线的高速传输数据的上风[10]。
5 仿真与试验结果剖析
调试利用ISE配套的ChipScope Pro软件实时剖析本地总线操作时序，图7为单周期读操作时序。在上位机下发上传数据的指令42H后，CPCI总线每400个CLK自动实行一次单周期读操作，判断地址0x3000内的数据标示是否为AA，如果是，解释缓存已准备好有效数据，上位机可以突发取数。经由390个CLK后，上位机开始突发取数，图8为突发取数操作时序，上位机从地址0x0020~0x1820取走FPGA写入的2K数据，每次突发4 B。实际事情时序与CPCI本地接口的理论时序同等。图9是上位机解包后的原始数据，个中包标示用于区分仿照量和数字量，包计数用于鉴定丢包。全体数据文件帧构造完全，包计数连续，没有丢数征象，进一步证明了本设计中CPCI接口与本地接口衔接合理，方案可行。
6 结论
本设计以PCI9054和FPGA掌握器为核心，以LVDS为数据传输接口，从软硬件两个方面先容了CPCI总线和本地总线的交互设计，通过协议转换芯片简化了全体设计，完成了数据传输卡与上位机之间的通信。测试结果表明，本设计方案可行、可靠，同时也可以为PCI、PXI平台的设计供应参考代价。
参考文献
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[10] 王晓君，宇文英，罗跃东.基于FPGA的CPCI和LVDS接口技能及运用[J].半导体技能，2007，32(3)：248-251.
作者信息:
李 金，焦新泉，刘东海，王淑琴
（中北大学 电子测试技能国家重点实验室，山西 太原030051）
