传统的插值电路由2个差分对和负载电阻RL组成，由二选一MUX选择输入旗子暗记实现任意角度的插值，虽然构造大略且节省面积，但MUX旗子暗记选通输入时会引入毛刺，直接影响插值器的[7-9]。而本文提出相位插值方案采取4个差分对、4组数模转换器、公共负载电阻RL组成的核心插值电路不存在输入旗子暗记的突变，减小了输出旗子暗记毛刺，有效地提高了相位插值器的线性度。
1 电路构造
相位插值电路由输入4相校正电路、核心插值电路和输出缓冲电路组成，其构造框图如图1所示。输入4相时钟经由输入缓冲电路进行整形放大，由恒定比重的仿照插值电路进行重新相位校正，产生4相时钟进入核心插值电路，此处采取两个核心插值电路可同时产生4相正交时钟，通过同一组电流掌握温度计码调度输出不同相位，经由电平转换电路将CML电平转换为CMOS电平，并通过输出缓冲级及交叉耦合的反相器增大驱动，调度4相时钟占空比，得到占空比50%的4相正交时钟。
2 模块电路设计
2.1 输入4相校正电路
为了肃清锁相环输出4相时钟旗子暗记的共模及幅度影响，输入缓冲电路通过互换耦合电容，由电阻分压对输入4相时钟旗子暗记共模自建，经由差分放大器对旗子暗记放大。由于相位插值电路是在每个象限进行32平分，为了担保良好的插值线性度，输入时钟须要担保90°相差，同时增加RC韶光常数，使时钟边沿平缓。因此，由恒定比重的仿照插值电路进行重新相位校正，产生4相正交时钟，电路如图2所示。
2.2 核心插值电路
核心插值电路由两个相同的插值电路组成，用于产生相差90°的4相时钟，个中核心插值单元的电路构造如图3所示，由4个差分对、4组数模转换器、公共负载电阻RL组成，输入相差90°的4相时钟，插值输出一对差分时钟。锁相环输出的8相时钟旗子暗记输入4个差分对中(Φ0-Φ1，Φ2-Φ3，Φ4-Φ5，Φ6-Φ7)，数字滤波器对两个差分时钟边界输出互补的温度计码掌握DAC导通电流大小，完成对差分输入时钟的相位权重分配，浸染在负载电阻RL上插值产生终极的相位时钟。
将锁相环产生的8相时钟以差分旗子暗记形式分别输入4个差分对中，以一个时钟周期划为8个象限，时钟相位按照逆时针方向递增，如图4所示。通过数字滤波器对两个边界差分时钟输出互补的温度计码产生任一时钟相位输出。当一个边界差分时钟的DAC掌握码增大时，另一边界时钟的DAC掌握码减小相应的值，从而担保权重和不变(十进制128)，使得插值输出时钟相位不会超出边界。表1中对不同象限时钟及其对应的输入差分对进行相识释。以33°输出相位为例，差分对Φ0-Φ1连接0°、180°时钟，差分对Φ2-Φ3连接90°、270°时钟。数字滤波器输出DAC1的掌握码为0001100000(十进制对应为96)，DAC2的掌握码为0000100000(十进制对应为32)，同时关闭DAC3和DAC4，此时插值器输出的时钟相位即为33°。输入时钟可按照表1所示，插值第二单元与第一单元输入旗子暗记相差90°，即可得输出的时钟相位即为123°，实现4相差分时钟输出。
2.3 输出缓冲电路
相位插值电路产生的旗子暗记首先经由一级缓冲电路，经由互换耦合电容、电阻分压和差分放大处理，再由两级旗子暗记放大和旗子暗记调理将CML电平转换为CMOS轨对轨电平，如图5所示。输出缓冲电路通过两级交叉耦合的反相器调度旗子暗记上升、低落韶光，使输出时钟占空比保持50%，供应稳定的输入正交时钟旗子暗记。
3 物理实现及仿真结果
基于40 nm CMOS工艺，在Candence环境下完成版图，设计时把稳差分构造对称走线，高频旗子暗记线只管即便短，同时抑制共模噪声，减少旗子暗记间相互串扰，其版图如图6所示，相位插值器整体电路尺寸为122 μm×255 μm。
线性度是相位插值器的主要技能指标，决定相位插值器将会引入的抖动，紧张通过积分非线性(Integral Non-Linearity，INL)和微分非线性(Differential Non-Linearity，DNL)两个指标衡量。利用Candence Spectre工具对插值器电路进行整体仿真，改变相位插值器的电流掌握码，对输入时钟为6 GHz相位插值的单调性和线性度进行仿真。图7为相位插值器线性度曲线，从后仿真结果可以看出，插值器的输出时钟相位变革均匀，周期稳定，与空想相位曲线险些拟合同等，线性度很好。
为了仿照插值器在相位动态变革过程中的事情状态，编写Verilog代码产生32位DAC电流掌握码，使电流掌握码依次开启和断开，从0°向右移动，至少移动128次，以便于不雅观察相位插值器在一个周期的变革。输入时钟频率为5 GHz，为了方便打算，采样时钟设定为500 MHz，选取初始点后150次进行DNL和INL打算，其结果如图8、图9所示。在相位变革的一个周期内相位移动128次，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，表明插值器每次相位移动在1 LSB旁边，累积的相位变革能周期性地肃清，插值器性能较好。
4 结论
本文提出了一种新型相位插值电路，由4个差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器对两个边界差分时钟输出互补的温度计码掌握DAC输出电流的大小，完成对不同差分对输入相位时钟的权重分配，实现128次相位插值，插值精度高，并利用输入级4相校正电路和输出占空比调度电路对差分旗子暗记进行整形优化。电路采取40 nm CMOS工艺实现，仿真结果表明插值器在事情频率1 GHz到6 GHz线性度良好，DNL最大不超过1.4 LSB，INL最大不超过1.5 LSB，已成功集成在多款SerDes电路中。
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作者信息：
刘 颖1，田 泽1，2，吕俊盛1，2，邵 刚1，2，胡曙凡1，李 嘉1
(1.航空工业西安航空打算技能研究所，陕西 西安710068；
2.集成电路与微系统设计航空科技重点实验室，陕西 西安710068)
