基于锁相环的高速示波器等效采样系统设计_时钟_暗记

文章目录 [+]

（1.江苏省常熟中学，江苏苏州215500；2.清华大学电机工程与运用电子技能系，北京100084；

3.南京邮电大学通信与信息工程学院，江苏南京210023）

基于锁相环的高速示波器等效采样系统设计_时钟_暗记基于锁相环的高速示波器等效采样系统设计_时钟_暗记智能

采取小数分频锁相环芯片ADF4351作为采样时钟发生器，利用FPGA进行等精度测频，利用差频法顺序等效采样事理，设计了第一流效采样率为160 GS/s的高速示波器等效采样系统。
同时通过时钟分配器和数字延迟线产生交替采样时钟，利用4片最高采样率为250 MS/s的8 bit ADC进行韶光交替采样，使系统的最高实时采样率达到1 GS/s。
由于采取低抖动的时钟源，系统在DC到500 MHz的设计带宽内保持了良好的噪声性能，信噪比优于基于DDS技能的等效采样系统。

（图片来自网络侵删）

中图分类号：TN911.8；TM935.38

文献标识码：A

DOI：10.16157/j.issn.0258-7998.2017.05.023

中文引用格式：查添翼，陈晟祺，戈浚尧. 基于锁相环的高速示波器等效采样系统设计[J].电子技能运用，2017，43(5)：94-97.

英文引用格式：Zha Tianyi，Chen Shengqi，Ge Junyao. Design of equivalent sampling system for high-speed oscilloscope based on PLL[J].Application of Electronic Technique，2017，43(5)：94-97.

0 弁言

针对高速示波器运用，设计了一种基于小数分频锁相环技能的差频法等效采样系统[1]，其第一流效采样率随着被测旗子暗记频率的升高而升高，在处理高频旗子暗记时具有先天性的上风。
比较于主流的基于DDS(Direct Digital Synthesizer)技能的差频法等效采样方案，其在高频率下的可靠性更佳。
同时，本系统通过韶光交替采样提高实时采样率[2]，兼顾了采集周期性和非周期性旗子暗记的性能。

1 系统设计方案

1.1 系统事理框图

如图1所示，采样系统紧张由外围电路和FPGA内数字电路构成。
系统在进行等效采样时，先由触发电路和分频电路产生测频用的方波，等精度测频模块测得旗子暗记频率后，再由内置于NIOS II软核中的程序打算出所需的采样时钟频率，并掌握锁相环(Phase Locked Loop，PLL)模块产生采样时钟。
之后，ADC在采样时钟驱动下完成旗子暗记采集，采得数据被数据缓冲模块吸收后依次在整数抽样模块和小数抽样模块中完成二次采样，按需丢弃同一周期多余的采样点并改动等效采样率偏差。
末了，采样数据经RAM存储后被传送至示波器的人机交互部分。

系统在进行韶光交替采样时，时钟分配模块将PLL模块输出的时钟扇出为4路，并利用数字延迟线将个中3路分别延迟1/4、2/4、3/4个时钟周期，与未经延迟的一起一起构成4路相位依次相差90°的交替采样时钟，驱动4个250 MS/s的8 bit ADC芯片，AD9481实现采样率为1 GS/s的交替采样。

1.2 系统理论剖析

1.2.1 差频法实现顺序等效采样的事理剖析[3]

周期旗子暗记中不同相位的点将在各个周期中重复涌现，因此只要每个采样点在周期中的相对位置依次移过ΔT，就能完成顺序等效采样，规复周期旗子暗记。
利用差频法进行顺序等效采样时，首先测定周期旗子暗记的频率f，再产生一个频率为f/n-Δf的采样时钟fclk。
由于两者之间的周期相差ΔT，故每经由一个周期，采样点在周期中的相对位置就移过ΔT。
当末了一个采样点相对第一个采样点移过一个旗子暗记周期时，就完成了对一个完全周期的采样。

由于本系统的仿照带宽为DC到500 MHz，ADC采样时钟范围为20～250 MHz，仿照带宽超出了采样时钟范围，以是须要根据仿照旗子暗记频率的不同选取不同的倍频/分频系数n(见表1)。
当n<1时，须要由整数抽样模块对采样序列按照n：1的比例进行二次采样，丢弃同一周期中多余的采样点。

故终极系统的等效采样率为：

由于本系统中Δf<<f，故式(3)又可近似为：

由式(4)可见，对付频率分辨率为Δf的系统，n取值固定时系统的第一流效采样率与f2成正比。
因而这种等效采样办法非常适宜采样高频旗子暗记，只要能够产生足够小的Δf，在n取值较大时就能以低速的ADC获取足够高的等效采样率。

1.2.2 采样时钟抖动对系统垂直精度的影响

时钟抖动对高速采样系统的采样精度造成了很大限定。
输入频率为f的满幅度正弦旗子暗记时，仅由时钟抖动造成的系统信噪比上限可由下式估算[4]：

目前的差频法等效采样多基于DDS技能，其在高频率下的噪声性能不佳。
以高性能DDS器件AD9854为例[6]，其用作时钟发生器时的范例均方根值抖动为25 ps，代入式(7)可知，在500 MHz下系统的垂直分辨率将被限定在3.38位以下。
为了提高时钟质量，本系统利用PLL芯片ADF4351产生采样时钟[7]，其范例均方根值抖动仅为0.4 ps，打算可知抖动造成的有效位数上限为9.34位，对付8位垂直分辨率的示波器已经不再成为瓶颈。

1.2.3 系统时基调度方法的剖析

本系统在测试时，利用水平分辨率为800的屏幕来显示波形，其水平方向分为10个刻度格(div)，按照1、2、5的步进在500 ps/div～500 ms/div范围内设置28个时基档位。
系统在显示波形时，每一个采样点对应一个像素点，可得到时基档位t(s/div)与等效采样率fs之间的关系如下：

式中m为刻度格数，P为屏幕水平分辨率。

由式(8)可知，系统的时基t与系统等效采样率fs之间有着逐一对应的关系。
当时基档位设置为最小的500 ps/div时，系统即达到第一流效采样率160 GS/s。
而系统的等效采样率又由采样时钟频率确定，因此，实现系统时基档位的调度便是要根据用户选定的时基档位精确调度采样时钟的频率。
详细地，联立式(1)、式(3)、式(8)，就可以得到由时基档位、旗子暗记频率打算所需的采样时钟频率的公式：

由于FRAC参数的向上舍入(见2.1节)，系统实际产生的采样时钟频率总是比打算值略高，其最大差值为系统的频率步进。
因此须要由小数抽样模块对采样数据按K：1的比例再次采样，以改动采样率偏差。

2 系统软件设计

2.1 ADF4351自动配置机设计

自动配置机在上电时，首先对ADF4351初始化。
配置鉴相环路频率fPFD即是输入参考时钟频率10 MHz，并设置锁相环路在输出分频器前闭合。
此时ADF4351内部的锁相环路构造如图2。

个中环路N分频器的分频比NRF由INT、FRAC、MOD 3个参数决定。
为了得到尽可能高的频率分辨率，将小数模数MOD设置为最大值4 095。
输出分频器的分频比NOUT由输出频率的范围确定，见表2。

终极输出频率可以由下式打算：

初始化完成后，自动配置机卖力掌握等效采样时钟的产生。
其事情流程如下：首先，根据输入旗子暗记频率查询表1，确定采样时钟的倍频/分频比n。
再根据式(9)打算出所需采样时钟频率并查询表2确定输出分频器的分频比NOUT；接着，由式(11)打算出NRF，将NRF取整即得到INT的值，将NRF的小数部分乘以MOD后取整再加1即得到FRAC的值；然后，将INT、FRAC、MOD写入ADF4351寄存器中，ADF4351将自动重新锁定并更新输出频率；末了，将这3个参数重新代入式(11)打算呈现实的采样时钟频率，并将其代入式(10)算出小数抽样比K。

2.2 系统软件事情流程

系统在初始化时进行交替采样的时钟偏斜校准。
首先将前级输入设置为1 MHz校准正弦波，将采样时钟频率设置为250 MHz。
再向3个可编程延迟线SY89297等分别写入1 ns、2 ns、3 ns的延迟字。
末了在此根本上不断微调3个芯片的延迟字，直到采集到的正弦波与标准波形拟合度最高即完成校准。
初始化完成后系统等待用户输入，并输入旗子暗记的频率变革，及时启动ADF4351自动配置机以更新采样时钟。
系统软件流程如图3。

3 系统硬件设计

3.1 基于小数分频PLL的采样时钟源设计

本系统的采样时钟发生器由PLL芯片ADF4351及外围电路构成，见图4。
PLL的参考时钟源是频率为10 MHz的晶体振荡器TCXO。
电荷泵输出CPOUT与VCO调谐端Vtune之间插入的外部滤波环路由ADIsim仿真软件完成设计，采取一阶无源RC滤波，设计环路带宽为10 kHz，相位裕度为45°。

3.2 韶光交替采样时钟分配模块设计

模块中包含一个时钟分配芯片AD9510和3个数字延迟线芯片SY89297。
该延迟线的最小延迟步进低达5 ps，通过细调各路时钟延迟值，可以较好地肃清由PCB布线延时带来的时钟偏斜，减小交替采样偏差。
但芯片的最大可编程延时[8]仅为5 ns，以是在进行交替采样时，采样时钟被固定为最高的250 MHz，以使得时钟周期小于最大可编程延时。
更低的采样率则由FPGA中的整数抽样模块对采样序列进行二次采样来实现。
图5为事理图。

3.3 触发及分频电路设计

为了简化设计，系统用于测频的触发旗子暗记直接取自ADC的输入旗子暗记，经由互换耦合后与DAC输出的触发电平进行比较，比较后产生的方波由SY89876分频后送入FPGA进行等精度测频。
由于ADC的输入旗子暗记为差分旗子暗记，故加入了AD8009高速运放构建的差分-单端转换器进行旗子暗记吸收，以减少触发电路对被测旗子暗记的影响。
比较器、分频器、FPGA之间的接口被设计为LVDS电平，以提高传输带宽并降落压摆率，减少对仿照电路的滋扰。
个中比较器的输出级的VCCO被连接至2.5 V电源以适应LVDS电平[9]。
图6为电路事理图。

4 系统性能验证

输入1 MHz～500 MHz、幅度为1 Vp-p、步进为1 MHz的正弦波扫频旗子暗记，时基设置为500 ps/div，通过Signal-TapII软件从FPGA中读取等效采样率。
测得事情带宽内等效采样率总是略高于160 GS/s，经小数抽样模块调度后，波形失落真度小于1%。

输入频率为1 MHz、幅度为1 Vp-p的正弦旗子暗记，开启韶光交替采样模式后，实时采样率达到1 GS/s，示波器终端上显示的波形失落真度小于1％，二次谐波分量小于37 dB，达到了设计哀求。

5 结论

本设计采取小数分频PLL器件产生采样时钟，成功地将等效采样与韶光交替采样相结合，在处理高频周期旗子暗记时得到了很高的等效采样率。

参考文献

[1] 张君禹，马旭飚.取样示波器等效采样系统设计与实现[D].成都：电子科技大学，2014.

[2] 易敏，苏淑靖，季伟，等.基于FPGA的高速韶光交替采样系统[J]．电子技能运用，2015，41(1)：71-74.

[3] 刘瑞华，何明，乔龙飞，等.基于DDS技能的高速等效采样示波器设计[J].实验室研究与探索，2011，30(9)：58-62.

[4] ADI公司.运用条记：AN-501：孔径不愿定度和ADC系统性能[EB/OL].(2013-11-05)[2016-11-09].http：//ec.eepw.com.cn/center/showdocument/userid/39925/id/4157.

[5] 王继安，李肇基.高速高精度ADC集成电路的研究与设计[D].成都：电子科技大学，2008.

[6] ADI公司.AD9854 data sheet[EB/OL].(2016-11-01)[2016-11-09].http：//www.analog.com/media/en/technical-documentation/data-sheets/AD9854.pdf.