电平标准整理_电平_差分

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现在常用的电平标准有TTL、CMOS、LVTTL、LVCMOS、ECL、PECL、LVPECL、RS232、RS485等，还有一些速率比较高的LVDS、GTL、PGTL、CML、HSTL、SSTL等。
下面大略先容一下各自的供电电源、电平标准以及利用把稳事变。

TTL：Transistor-Transistor Logic 三极管构造。

电平标准整理_电平_差分智能

Vcc：5V；VOH>=2.4V；VOL<=0.5V；VIH>=2V；VIL<=0.8V。

由于2.4V与5V之间还有很大空闲，对改进噪声容限并没什么好处，又会白白增大系统功耗，还会影响速率。
所往后来就把一部分“砍”掉了。
也便是后面的LVTTL。

LVTTL又分3.3V、2.5V以及更低电压的LVTTL(Low Voltage TTL)。

3.3V LVTTL：

Vcc：3.3V；VOH>=2.4V；VOL<=0.4V；VIH>=2V；VIL<=0.8V。

2.5V LVTTL：

Vcc：2.5V；VOH>=2.0V；VOL<=0.2V；VIH>=1.7V；VIL<=0.7V。

更低的LVTTL不常用就先不讲了。
多用在处理器等高速芯片，利用时查看芯片手册就OK了。

TTL利用把稳：TTL电平一样平常过冲都会比较严重，可能在始端串22欧或33欧电阻； TTL电平输入脚悬空时是内部认为是高电平。
要下拉的话运用1k以下电阻下拉。
TTL输出不能驱动CMOS输入。

CMOS：Complementary Metal Oxide Semiconductor PMOS+NMOS。

Vcc：5V；VOH>=4.45V；VOL<=0.5V；VIH>=3.5V；VIL<=1.5V。

相对TTL有了更大的噪声容限，输入阻抗远大于TTL输入阻抗。
对应3.3V LVTTL，涌现了LVCMOS，可以与3.3V的LVTTL直接相互驱动。

3.3V LVCMOS：

Vcc：3.3V；VOH>=3.2V；VOL<=0.1V；VIH>=2.0V；VIL<=0.7V。

2.5V LVCMOS：

Vcc：2.5V；VOH>=2V；VOL<=0.1V；VIH>=1.7V；VIL<=0.7V。

CMOS利用把稳：CMOS构造内部寄生有可控硅构造，当输入或输入管脚高于VCC一定值(比如一些芯片是0.7V)时，电流足够大的话，可能引起闩锁效应，导致芯片的烧毁。

ECL：Emitter Coupled Logic 发射极耦合逻辑电路(差分构造)

Vcc=0V；Vee：-5.2V；VOH=-0.88V；VOL=-1.72V；VIH=-1.24V；VIL=-1.36V。

速率快，驱动能力强，噪声小，很随意马虎达到几百M的运用。
但是功耗大，须要负电源。
为简化电源，涌现了PECL(ECL构造，改用正电压供电)和LVPECL。

PECL：Pseudo/Positive ECL

Vcc=5V；VOH=4.12V；VOL=3.28V；VIH=3.78V；VIL=3.64V

LVPELC：Low Voltage PECL

Vcc=3.3V；VOH=2.42V；VOL=1.58V；VIH=2.06V；VIL=1.94V

ECL、PECL、LVPECL利用把稳：不同电平不能直接驱动。
中间可用互换耦合、电阻网络或专用芯片进行转换。
以上三种均为射随输出构造，必须有电阻拉到一个直流偏置电压。
(如多用于时钟的LVPECL：直流匹配时用130欧上拉，同时用82欧下拉；互换匹配时用82欧上拉，同时用130欧下拉。
但两种办法事情后直流电平都在1.95V旁边。
)

前面的电平标准摆幅都比较大，为降落电磁辐射，同时提高开关速率又推出LVDS电平标准。

LVDS：Low Voltage Differential Signaling

差分对输入输出，内部有一个恒流源3.5-4mA，在差分线上改变方向来表示0和1。
通过外部的100欧匹配电阻(并在差分线上靠近吸收端)转换为±350mV的差分电平。

LVDS利用把稳：可以达到600M以上，PCB哀求较高，差分线哀求严格等长，差最好不超过10mil(0.25mm)。
100欧电阻离吸收端间隔不能超过500mil，最好掌握在300mil以内。

下面的电平用的可能不是很多，篇幅关系，只大略做一下先容。
如果感兴趣的话可以联系我。

CML：是内部做好匹配的一种电路，不需再进行匹配。
三极管构造，也是差分线，速率能达到3G以上。
只能点对点传输。

GTL：类似CMOS的一种构造，输入为比较器构造，比较器一端接参考电平，另一端接输入旗子暗记。
1.2V电源供电。

Vcc=1.2V；VOH>=1.1V；VOL<=0.4V；VIH>=0.85V；VIL<=0.75V

PGTL/GTL+：

Vcc=1.5V；VOH>=1.4V；VOL<=0.46V；VIH>=1.2V；VIL<=0.8V

HSTL是紧张用于QDR存储器的一种电平标准：一样平常有VCCIO=1.8V和VCCIO=1.5V。
和上面的GTL相似，输入为输入为比较器构造，比较器一端接参考电平(VCCIO/2)，另一端接输入旗子暗记。
对参考电平哀求比较高(1%精度)。

SSTL紧张用于DDR存储器。
和HSTL基本相同。
VCCIO=2.5V，输入为输入为比较器构造，比较器一端接参考电平1.25V，另一端接输入旗子暗记。
对参考电平哀求比较高(1%精度)。