问题 1：在功率 MOSFET 的运用中紧张考虑哪些参数？在负载开关的运用中，如何打算其导通韶光？PCB的设计，铜箔面积开多大会比较好？D、S 极的铜箔面历年夜小是否须要一样？有公式可以打算吗？
回答：MOSFET 紧张参数包括 BVDSS，RDS(on)，Crss，Coss 以及 VGS(th)；同步 BUCK 变换器的下管、半桥和全桥电路，以及有些隔离变换器副边同步整流管还要考虑内部二极管反向规复等参数，要结合详细的运用。下面波形为感性负载功率 MOSFET 开通的过程。
功率 MOSFET 的开通过程，参考文献：
基于漏极导通区特性理解 MOSFET 开关过程，今日电子：2008.11
理解功率 MOSFET 的开关损耗，今日电子：2009.10
功率 MOSFET 的开关损耗：开通损耗
理解功率 MOSFET 的开关过程
VGS(th)和 VGP 在功率 MOSFET 的数据表中可以查到，有些数据表中没有标出 VGP，可以通过打算得到平台的电压值。 产生开通损耗的韶光段为 t1-t2 和 t2-t3，t0-t1 韶光段不产生开通损耗但是会产生延时。
在负载开关的运用中，要担保在 t3 韶光后，输出电容充电基本完成，便是电容的电压基本即是输入电压，在这个过程中，MOSFEGT 事情在线性区，掌握平台的电压 VGP，就相称于掌握了最大的浪涌电流，浪涌电流就不会对系统产生影响。因此导通韶光要多长，由输出的电容和负载的大小决定。
详细的打算步骤是：设定最大的浪涌电流 Ipk，最大的输出电容 Co 和上电过程中输出负载 Io。如果是输出电压稳定后，输出才加负载，则取：Io=0。由下式可以算出输出电容充电韶光 t。
负载开关的运用常日在 D 和 G 极并联外部电容，因此 t2-t3 韶光远大于 t1-t2，t1-t2 可以忽略，因此可以得到：t=t2-t3，由公式可以求出 D 和 G 极并联的外部电容值。然后由上面的值对电路进行实际的测试，以知足设计的哀求。
负载开关的稳态功耗并不大，但是瞬态的功耗很大，特殊是永劫光事情在线性区会产生热失落效问题。因此 PCB 的设计，特殊是贴片的 MOSFET，要把稳充分敷设铜皮进行散热。在 MOSFET 的数据表中，热阻的丈量是元件装在 1 平方英 2OZ 铜皮的电路板上。Drain 的铜皮铺在全体 1 平方英寸 2OZ 铜皮的电路板。实际运用中，Drain 的铜皮不可能用 1 平方英 2OZ 铜皮的电路板，只有尽可能的用大的铜皮来担保热性能。详细的降额值可能值可以拜会以下的图。 如果是多面板，最好 D 和 S 极对应铜皮位置的每个层都敷设铜皮，用多个过孔连接，孔的尺寸约为 0.3mm。
SO8 标准热阻：RθJA=90C/W，RθJC=12C/W。SO8 铜皮封装热阻：RθJA=50C/W，RθJC=2.5C/W。
问题 2：功率 MOSFET 的 Qgs，Qgd，Ciss，Crss，Coss，tr 和 tf 的关系？
回答：如下图，在一定的测试条件下，Qgs 与 Ciss 干系，Qgd 与 Crss 干系，Qg 与 Crss，Ciss 都干系，驱动的电压决定其终极的电荷值。Qgs 和 Qgd 都是基于干系的电容的打算值。
上升和低落的延时和 Crss、Ciss 都干系，丈量条件是阻性负载。如果是感性负载，电感电流不能突变，那么由于电感的续流，这个韶光就和负载的特性干系。
上升延时 tr：上升延时的定义是在 MOSFET 的开通过程中，VGS 的电压上升，从其 10%值开始，到 VDS 低落到为 10%VDS 值为止。在开通的过程中，VGS 上升米勒电容平台前的韶光由 Ciss 决定，米勒电容平台的韶光 Crss 由决定，过了米勒电容平台到 VDS 低落到为 10%VDS 的韶光又由 Ciss 决定。低落延时 tf 和 tr 定义类似。
功率 MOSFET 的栅极电荷特性和阻性开通过程，参考文献：
功率 MOSFET 的栅极电荷特性
功率 MOSFET 的阻性负载开关特性
问题 3：AOD4126 的数据表中，赤色标注的 ID、IDSM、IDM 有什么差异？PD 和 PDM 的值是否有标错？其余关于 RθJA 和 RθJC，作为用户要按照备注中的哪一项剖断？对付同样规格的 MOSFET，双通道和单通道比较，上风在哪里？是不是大略的 RDS(on)减半、ID 更加等参数合成？
回答：MOSFET 的数据表中，ID 和 IDSM 都是打算值，ID 是基于 RθJC 和 RDS(on)以及最高许可结温打算得到的，IDSM 是基 RθJA 和 RDS(on)以及最高许可结温打算得到的，PD 和 PDM 也是基于上述条件的打算值。
打算的时候取 TC=25C，而实际运用中很多时候 TC 超过 100C，而且由于器件所用的散热条件不一样，在开关过程中还要考虑动态参数，以是基于电流降额选用 MOSFET 没故意义，ID 没有实际的意义。
RθJA 和 RθJC 是二个不同的热阻值，详细的定义在数据表中有详细的解释，数据表中的热阻值都是在一定的条件下丈量得到的，实际运用过程中由于条件不同，得到的丈量结果并不相同。
利用双通道和单通道的 MOSFET，要综合考虑开关损耗和导通损耗，RDS(on)不是大略的减半，由于二个功率管并联事情，不平衡性的问题永久存在，而且动态的开关的过程中随意马虎产生动态的不平衡。如果不考虑开关损耗，仅仅考虑导通损耗，那么还是要对 RDS(on)作一定的降额。
功率 MOSFET 的电流定义，参考文献：
功解功率 MOSFET 的电流，今日电子：2011.11
理解功率 MOSFET 管的电流
功率 MOSFET 的热阻特性
问题 4：不同的测试的条件为影响 MOSFET 的数据表中的 VGS(th)和 BVDSS 吗？ATE 是如何判断的？
回答：不同测试条件结果会不同，因此在数据表中会标明详细的测试条件，从而使测试结果具有可重复性。对付 AET 的测试，以 VGS(th)为例，它和 Igss 干系，如 AON6718L，当 G 和 S 极加上最大 20V 电压，VDS=0V，Igss 小于 100nA 就表明通过测试。
不同的公司 ST、Fairchild、IR、Vishay 等，可能利用不同的 Igss，如 IR1010 利用 200nA，IR3205 利用 100nA，目前行业内利用 100nA 更通用。BVDSS 的测试条件：ID=250uA, VGS=0V，有些公司利用 350uA、500uA 乃至 1mA，如果 ID 越大，BVDSS 电压值越高。
功率 MOSFET 的详细测试条件，参考文献：
被忽略的细节：理解 MOSFET 额定电压 BVDSS
理解 MOSFET 的 VTH：栅极感应电压尖峰，会导致直通破坏吗？
电源系统低温不开机，你碰着过吗：理解 VTH 温度系数
问题 5：一个 100V 的 MOSFET，VGS 耐压大概只能到 30V。在器件处于关断的时候，VGD 大概能到 100V，是由于 G 和 S 极间的栅氧化层厚度比较厚，还是说压降紧张在沉底和飘移电阻上面？
回答：G、S 的电压紧张由栅氧化层厚度掌握，G、D 的电压紧张由外延层 EPI+层厚度来掌握，以是 VGD 耐压高。
问题 6：关于雪崩，下面描述是否精确？
1、纯挚的一次过压不会破坏 MOSFET？
回答：很多时候便是测 1 千片，或者 1 万片，电压高于额定的电压值，MOSFET 也不会破坏，功率 MOSFET 具有一定的抗雪崩能力。
2、雪崩破坏 MOSFET 有两种情形：一种是快速高功率脉冲，直接使寄生二极管产生较大雪崩电流，芯片快速加热过温破坏。另一种是寄生三极管导通，并发生二次击穿？
回答：是的，特殊是新一代工艺的 MOSFET，基本上是后一种破坏办法：寄生三极管导通。寄生三极管的导通，发生二次击穿并不全是由于雪崩发生，还可能由于 dv/dt 过高的缘故原由而导致。
3、雪崩破坏都发生在 VDS 大于额定值的情形？
回答：是的。但是在高温条件下，一些大电流的关断，可能在关断过程中，发生寄生三极管导通而破坏，虽然看不到过压的情形，但是作者仍旧将其定义为雪崩 UIS 破坏。
4、关于（2）中两种情形，什么情形下方向于第一种发生，什么情形下方向于第二种发生？
回答：如果单元非常同等，散热非常好均匀、热平衡好，第一种情形发生，早期的平面工艺有时候就会看到这种破坏模式。现在新的工艺导致单元的密度越来越集中，产生的破坏常日用便是第二种。
体内寄生三极管导通产生雪崩破坏，同时伴随着体内寄生三极管发生二次击穿，此时集电极电压在瞬态韶光 1-2 个 n 秒内，减少到耐压的 1/2，缘故原由在于内部耗尽层载流子发生雪崩注入，电场电流密度很大，靠近硅片临界电场。电流大，电压高，电场大，电离强，大量的空穴电流流过基区 P 体电阻 RB，寄生三极管导通，集电极电压快速返回到基极开路时的击穿电压。增益大时，三极管中产生雪崩击穿，此耐压值低。
三极管中产生雪崩注入条件：电场应力，正向偏置热不稳定性。
MOSFET 关断时沟道漏极电流减小，感性负载使 VDS 升高，以坚持 ID 电流的恒定，ID 电流由沟道电流和位移电流组成。位移电流是体二极管耗尽层电流，和 dV/dT 成比例。VDS 升高和基极放电、漏极耗尽层充电速率干系。漏极耗尽层充电速率和电容 Coss、ID 干系。ID 越大，VDS 升高越快。漏极电压升高，体二极管雪崩产生载流子，全部 ID 电流雪崩流过二极管，沟道电流为 0。
功率 MOSFET 的 UIS 特性，参考文献：
理解功率 MOSFET 的 UIS，今日电子：2010.4
很多的工程师问这样的一个问题：如果说 UIS 的雪崩破坏时电压常日会达到耐压值的 1.2~1.3 倍，可以明显看到电压有箝位，普通说法便是波形砍头，那么对付一个 100V 的器件事情在 105V 或者 110V 是否安全？如上所述，100V 的器件加上 110V 的电压不会破坏，那么安全的原则是什么呢？
对付设计工程师来说，所哀求的便是在最极度的条件下设计的参数有一定的裕量，也便是从设计的角度来说保持系统的安全和可靠性，永久都排在最优先的位置。因此笔者建议的原则是：在动态的极度条件下瞬态的电压峰值不要超过 MOSFET 的额定值。
问题 7：关于 Trench MOS 的 SOA, 听说 MOSFET 在放大区有负温度系数效应，以是随意马虎产生热点。这是否便是 MOSFET 的二次击穿，但是，看资料 MOSFET 的 RDS(on)是正温度系数效应，不会产生二次击穿。这一点，一贯都没有理解过，能否指示一下，后面再请教详细情形。
回答：平面工艺和 Trench 工艺的 MOSFET 都有这个特点，这是 MOSFET 固有特性。RDS(on)的正温度系数效应是在完备导通的稳态的条件才具有这样的特性，可以实现稳态的电流均流。
MOSFET 在动态开通的过程中会超过负温度系数区进入到完备开通的正温度系数区；在关断过程中超过完备开通的正温度系数区进入负温度系数区。只是由于平面工艺的单元密度非常小，产生局部过流和过热的可能性小，因此热平衡好，相对的，动态经由负温度系数区时抗热冲击好。常日在设计过程中要快速的通过此区域，减小热不平衡的产生。
功率 MOSFET 的 RDS(on)特性，参考文献：
理解功率 MOSFET 的 RDS(on)温度系数特性，今日电子：2009.11
运用于线性调节器的中压功率功率 MOSFET 选择，今日电子：2012.2
功率 MOS 管 RDS(on)负温度系数对负载开关设计影响，电子技能运用：2010.12
理解功率 MOSFET 的 RDS(on)负温度系数特性
问题 8：关于寄生二极管和三极管，如下理解是否精确？下图中，S 极并没有和 P 型层直接打仗，那么就不存在寄生二极管，只有寄生三极管。但是这个三极管很随意马虎误导通，以是将 P 型层也直接连到 S 级，以消弱三极管效应。那么此时就表示为明显的寄生二极管？
回答：是的，上述的理解是精确的，目前功率 MOSFET 的 S 极都和 P＋连接在一起，很少用图中这样不连接的构造。紧张的缘故原由在于：对付内部寄生的三极管，S 极和 P＋连接在一起相称于基级和发射级短路，不连接在一起相称于开路，三级管的 VCBO>>VCEO，从而提高功率 MOSFET 的耐压，这样的内部连接也导致内部的寄生二极管功能连接到外部电路。
问题 9：关于米勒电容 Crss，在文档 MOSFET 的动态参数中，有公式如下参考图片，Crss 电容是栅极通过氧化层对漏极的电容，对付开关过程，在第 2 阶段，沟道打开后，Ciss 为什么增加了，是什么缘故原由？其余，AON6450 规格书上的测试条件是 VDS=50V 的情形，这个测试的条件基于什么缘故原由？是否可以给出其它条件下的电容值？
回答：Ciss 增加的缘故原由是 Crss 增加，图中器件导通后，Wdep 减小，Crss 就增加。对付一个 100V 的器件，比如 AON6450，由于在米勒平台区，极限的情形 VGD 将从 100V 降到 10V 以内。
Coss、Crss 都是动态电容，容值随着 VDS 而变革，而且不是线性关系。数据表中所采取的测试条件，是行业常日采取的标准，以 50%的 VDS 测试。如果客户有分外哀求，可以供应 80%或 100%的数据。
功率 MOSFET 的电容特性，参考文献：
理解功率 MOSFET 的寄生电容
理解功率 MOSFET 的 Coss 产生损耗
问题 10：功率 MOSFET 的 SOA 曲线如何得到的，可以用来作为设计的安全标准吗？
回答：任何一家公司的 SOA 曲线上，紧张有 3 部分组成：电阻限定区、几条由脉冲功率限定的电流电压直线和最大电压直线。最大电压值便是数据表中的额定值。几条由脉冲功率限定的电流电压直线，实际上是打算值，便是基于数据表中的瞬态热阻、导通电阻以及最大的许可结温打算得到的，而且都是基于 TC=25 度，TC 代表的是封装袒露铜皮的温度，在实际运用中，TC 的温度远高于 25 度，因此，SOA 曲线是不能用来作为设计的验证标准。
功率 MOSFET 的 SOA 定义，参考文献：
功率 MOSFET 安全事情区 SOA：真的安全吗？
问题 11：VGS 大于 VGS(th)，MOSFET 导通，MOSFET 刚进入米勒平台，是否就算达到了饱和？如果是这样，此时停滞向 G 极供电，假定忽略栅极氧化层的泄电，这时 VDS 会一贯坚持比较高压降吗？觉得有点不可思议，由于其饱和往后，RDS(on)已经降了下来。如果说没有饱和，也觉得说不过去，RDS(on)和 VGS 有关，达到 10V 往后，RDS(on)已经很小了，压降也该当降下来。如果说压降自动会降下来，那不是说米勒平台后期的充电没有什么用？
回答：VGS 大于 VGS(th)时 MOSFET 开始导通，此时电流非常小，从开通到其刚进入米勒平台，MOSFET 都事情在放大区，而且器件都没有完备导通，此时 MOSFET 导通电阻非常大，D 极的电压由全体 MOSFET 承受，因此电流较小，电流乘上电阻也即是 VDS 值，也便是 D、S 极所加的电源电压值。
MOSFET 事情在线性区时，和线性电压调节器，也便是 LDO，如 LM7805 的事情事理相同，如：当输入电压为 10V，输出 5V，压降便是 5V；输入电压 12V，输出还是 5V，压降是 7V，MOSFET 相称于调节管，输入电压和输出电压的差值，都由 MOSFET 来承担。到了米勒平台区，电流为系统的最大电流，电流不能再增加，那么，VDS 的电压开始低落，纵然是 VDS 的电压低落一点点，所产生的电压变革率也非常大，因此驱动回路的电流，将全部被米勒电容 Crss 所抽取，此时就看到了所谓的“米勒平台”，VDS 的电压在一定的韶光内坚持一个稳定的值，直到 VDS 完备低落到最小值，VDS 的电压变革率为 0 时才结束米勒平台区。
问题 12：1、请教一个 AO3401A 的问题：现在利用 AO3401A 的导通电阻 RDS(on)作为隔离电阻，用来缓冲热插入移动硬盘的瞬间冲击电流，防止瞬间把主机芯电压拉低，电路图如下，5V_USB 是插移动硬盘的地方，+5V_Normal 来自主机芯电压。将 VGS 设计在固定的 -1.6V 旁边，此时的 RDS(on)大约在 100mΩ旁边，插上移动硬盘瞬间的冲击电流由原来的 9A 低落到了 5A 旁边，冲击电流持续韶光 80 微秒旁边，效果很明显，移动硬盘正常事情时电流约 300mA。如果将 VGS 设计在 -2.5V 旁边，RDS(on)只有几十 mΩ，对冲击电流的抑制浸染不大。这个电路的设计原则是什么？
回答：VGS=-1.6V 时，可以担保 MOSFET 导通，把稳要考虑电阻阻值的分散性，在最差的条件下，如果利用电阻的精度为 10％，VGS 电压绝对值：1.3+1.620%=1.64V，MOSFET 仍旧可以事情。如果电阻的精度为 15％，考虑到 MOSFET 的 VGS(th)电压的分散性，在一定的条件下如低温时，MOSFET 就有可能不事情。而且，VGS(th)电压是负温度系数，温度越低，其值越大。
驱动电压的稳定值要结合输入电压最低值和分压电阻值的精度、VGS(th)和 VGS(th)的温度系数等最极度的条件，来选择得当的分阻电阻的分压比，担保系统的设计哀求。PCB 布板设计时，S 和 D 都用大的铜皮连接。如果是多层板，在每层都放上相应大小的的铜皮，用多个 10-15mil 的过孔连接散热。
2、AO3401 的 VGS(th)规格书中标的可以到 -1.3V，设置 VGS=-1.6V，电压绝对值大于 -1.3V，是否该 MOSFET 正常导通，该当没有问题吧？现在损耗并不是考虑的问题，0.03V 的 RDS(on) 的压降对系统没有任何影响。原来利用一个 0.1 欧姆的氧化膜电阻来做隔离的，但是该电阻体积太大，用这个电路的目的便是想更换这个电阻。这个电路中 MOSFET 是在电视机开机后一贯导通的，MOSFET 一贯导通的状态下来插入移动硬盘的，而不是插入移动硬盘后再打开 MOSFET 的，以是以为调节 R45/R46/C18 的值不能起到降落冲击电流的浸染。希望利用 MOSFET 的恒流区特性来降落冲击电流，如果把 VGS 调度到 -2.5V 以上，对冲击电流的限定造用就非常小了，只能从 9A 降到 8A 旁边，这样的做法对 MOS 来说会有问题吗？
回答：上面的电路是利于 MOSFET 在开通过程中，较永劫光事情在线性区（放大区，也便是恒流区），从而掌握上电时瞬态大负载，如热插拨移动硬盘，由于硬盘带有较大的容性负载，切入瞬间形成较大的浪涌电流。如果 MOSFET 已经导通，后面再插入移动硬盘这样的大容性负载，浪涌电流紧张由输出真个大电容来供应，因此 MOSFET 无法限定浪涌电流。
MOSFET 事情在线性区时电阻远大于完备导通的电阻，因此也可以理解为用电阻抑止浪涌电流。常日这种负载开关电路设计时，分压电阻是为了防止 VGS 的最大电压超过额定的最高电压，串联在 G 极的电阻调节 MOSFET 的开通速率。在担保哀求的开通速率条件下，VGS 不能超过最大额定电压时，可以适当提高电阻值，这样在正常的事情状态下，MOSFET 完备导通后，减小产生的静态损耗。
3、在 AO3401 规格书的第 1 页有写 operation with gate votages as low as2.5V，是否是哀求 G 极电压必须大于 2.5V? VGS 必须小于 -2.5V？设计 VGS=-1.6V 有没有问题？如果连续加大 VGS 到 -1V 呢？是不是 VGS 的大小没有关系，只要担保 RDS(on)产生的功耗不要导致 MOSFET 过热就行，是否精确？
回答：不能那么认为，这句话的含义是：AO3401 可以事情在 VGS＝-2.5V，此时导通电阻约为 120mOhm。如果 VGS 电压太小，低于阈值电压 VGS(th) ，AO3401 可能无法完备开通，无法正常事情。还是建议将 VGS 设计在 -2.5V 以上，如 -3.5V 旁边，通过调节（增加）R45/46 和 C18 来降落冲击电流。
问题 13：利用如下电路，用 CPU 的 GPIO 口直接掌握一个 MOSFET 管，MOSFET 作为后端负载的开关，这种运用有什么风险？
回答：检讨 VCC 以及 MR34/MR35 分压后的电压值 VGS，VGS 绝对值要比 MQ1 的 VGS(th)高才能担保 MOSFET 完备打开，否则后面的系统可能不事情；同时检讨 GPIO 口的驱动能力，是否知足驱动的哀求。如果很小，最好用 GPIO 口驱动一个三极管的 B 极，三极管的集电极 C 下拉 MOSFET 的 G 极。
由实际的浪涌电流再调度 MC11 值，以及 MR34/MR35 值。在 PCB 设计时，MQ1 的 D，S 用大铜皮连接，如果多层板，在多个层放铜皮，用多个过孔分别进行连接。
问题 14：想请教一个有关 MOSFET 的关断时 DS 电压振荡的问题，在同一个电路上测试了两个不同厂商的 30V 的 MOSFET，得到了关断时不同的 DS 电压波形，如下图。可以看到器件 1 的尖峰较高，但是振荡抑制的很快；器件 2 的尖峰较低，但是振荡抑制的较慢。由于是在同一块 PCB 上丈量的，以是电路的寄生电感，电阻等参数是不变的，现在只有器件不同。这种尖峰是电路上的寄生电感和 MOSFET 的电容谐振引起，但是不明白详细是这两个器件哪个参数的差别，会使得这种振荡表现这么不同。是否能够从器件数据的某些参数比拟来选择一款实际运用峰值较低，振荡又能快速肃清的 MOSFET 呢？
回答：这样的振荡波形，对付一个电源的工程师来说，常常看到，在这里首先谈一下丈量方法的问题：
（1）犹如丈量输出电压的纹波一样，所有工程师都知道，要去除示波器探头的帽子，直接将探头的旗子暗记尖端和地线打仗被丈量位置的两端，减小地线的环路，从而减小空间耦合的滋扰旗子暗记。
（2）带宽的问题，丈量输出电压纹波的时候，常日用 20MHZ 的带宽，但是，丈量 MOSFET 的 VDS 电压时候，用多少带宽才是精确的丈量方法？事实上，如果用不同的带宽，丈量到的尖峰电压的幅值是不同的。
详细原则是：①确定被丈量旗子暗记的最快上升 Tr 和低落韶光 Tf；②打算最高的旗子暗记频率：f=0.5/Tr，Tr 取丈量旗子暗记的 10%~90%；f=0.4/Tr，Tr 取丈量旗子暗记的 20%~80%；③确定所需的丈量精确度，然后打算所需的带宽。
在上图波形中，被丈量旗子暗记最快的低落韶光为 2ns（10%~90%），判断一个高斯相应示波器在丈量被测数字旗子暗记时所需的最小带宽：f=0.5/2ns=250MHz。若哀求 3%的丈量偏差：所需示波器带宽=1.9250MHz=475 MHz；若哀求 20%的丈量偏差：所需示波器带宽=1.0250MHz =250MHz。因此，决定示波器带宽的主要成分是：被测旗子暗记的最快上升韶光。把稳：示波器的系统带宽由示波器带宽和探头带宽共同决定。
高斯频响的系统带宽：( 示波器带宽 2 +探头带宽 2)1/2/2
最大平坦频响系统带宽：min(示波器带宽，探头带宽)
VDS 的振荡波形由 PCB 寄生回路电感和 MOSFET 的寄生电容形成高频谐振而产生的，在寄生电感值一定的条件下，寄生电容越小，振荡的频率越高，幅值也越高，同时振荡的幅值和回路的初始电流值干系。
特殊把稳的是：寄生电容 Coss 不是线性的，随着电压的增大而减小，因此可以的看到波形振荡的频率并不是固定的。VDS 的高频振荡是无法肃清的，增加 Coss 或在 D、S 极外部并联电容，可以降落振荡的频率和幅值，Snubber 电路也是利用这个事理，抑制电压的尖峰。
问题 15：功率 MOSFET 的耐压为什么是正温度系数？温度高，功率 MOSFET 的耐压高，那是不是表明 MOSFET 对电压尖峰有更大的裕量，MOSFET 更安全？
回答：随着温度的升高，晶格的热振动加剧，致使载流子运动的均匀自由路程缩短。因此，在与原子碰撞前由外加电场加速得到的能量减小，发生碰撞电离的可能性也相应减小。在这种情形下，只有提高反向电压，进一步增强电场才能发生雪崩击穿，因此雪崩击穿电压随温度升高而提高，具有正的温度系数。
MOSFET 耐压的丈量基于一定的漏极电流，温度升高时，为了达到同样的丈量漏极电流，只有提高电压，表面上看起来，丈量的耐压提高了。但是 MOSFET 破坏的终极缘故原由是温度，更多时候是局部的过温，导致局部的过热破坏，在整体温度提高的条件下，MOSFET 更随意马虎发生单元的热和电流不平衡，从而导致破坏。
问题 16：利用下图的电路，进行不同电平旗子暗记间的转换，VCC_SIM=5V，SIM_DATA、SIM_CARD_I/O 属于 I/O 双向传输。SIM_DATA 为输入旗子暗记，可以理解：SIM_DATA 为高时，Q7 截止，SIM_CARD_I/O 吸收为 5V 旗子暗记；SIM_DATA 为低时，Q7 导通，SIM_CARD_I/O 吸收为低电平旗子暗记。当 SIM_DATA 为输出旗子暗记时，如何理解 SIM_CARD_I/O 输入为低电平旗子暗记？
回答：功率 MOSFET 的电流可以从 D 到 S，也可从 S 到 D，只是从 S 到 D 是不可控的，此时体内寄生的二极管导通。当功率 MOSFET 作同步整流管时候，常日也是寄生二极管先导通，然后栅极旗子暗记驱动 MOSFET 的导通：沟道导通，用以减小导通损耗。
SIM_DATA 为输出旗子暗记时，SIM_CARD_I/O 为低电平，Q7 体内寄生二极管导通，旗子暗记 SIM_DATA 也拉低，吸收低电平旗子暗记。SIM_CARD_I/O 输出高电平 5V 时，Q7 体内寄生二极管截止，旗子暗记 SIM_DATA 上拉到 3.3V，吸收高电平旗子暗记。
问题 17：超结型高压功率 MOSFET 的 UIS 雪崩能力为什么比平面工艺低？
回答：超布局造穿透到底部的 P 区，增加工艺的繁芜程度，很难完备掌握中间耗尽层和横向电场的对称性，随意马虎发生局部的电场集中。
超结功率 MOSFET 的事情事理，参考文献：
基于漏极导通区特性理解 MOSFET 开关过程，今日电子：2008.11
高压超结 Super Junction 构造及事情事理
问题 18：功率 MOSFET 的破坏模式有那些？如何判断 MOSFET 的破坏办法？
回答：紧张有 ESD、过压、过流和过温的破坏。
功率 MOSFET 的破坏办法，参考文献：
开关电源中功率 MOSFET 破坏模式及剖析，电子技能运用：2013.3
问题 19：功率 MOSFET 的数据表中 dv/dt 为什么有二种不同的额定值？如何理解体二极管反向规复特的 dv/dt？
回答：在反激电源中，原边主开关管关断过程中，VDS 的波形从 0 开始增大，因此产生一定的斜率 dv/dt，同时产生电压尖峰，便是寄生回路的电感和 MOSFET 的寄生电容振荡形成的。这个 dv/dt 会常日通过米勒电容耦合到栅极，在栅极上产生电压，如果栅极电压大于阈都电压，MOSFET 会误导通产生破坏，因此要限定 MOSFET 关断过程中的 dv/dt。
另一种情形便是在 LLC、半桥和全桥电路，以及同步 BUCK 的下管，当下管关断后下管的寄生二极管先导通续流，然后对应的上桥臂的上管开通，二极管在反向规复过程中也会产生 dv/dt 的问题。常日二极管反向规复的 dv/dt 额定值，远小于 MOSFET 本身的 dv/dt 额定值。
二极管在反向规复过程中，如果存储的电荷没有完备打消，二极管也便是下管是不能承受压降的，下管相称于短路，那么在上管开通的过程，电源的电压就只能加在回路的杂散电感上：下管短路，输入电流要急剧增加，回路的杂散电感将限定电流增加，因此电源的电压就只能加在回路的杂散电感上，这个过程持续韶光越长，短路电流冲击越大，MOSFET 就可能在二极管的反向规复过程中发生破坏。至于破坏的是上管还是下管，取决于那个功率的抗冲击能力强。
功率 MOSFET 二极管的反向规复，参考文献：
理解功率 MOSFET 体二极管反向规复特性，今日电子：2012.11
问题 20：AOD2922 用于 BOOST 电路 LED 背光驱动器，创造个中有一颗 MOSFET 失落效，G、D、S 短路，连续事情一些韶光后，D、S 又变成开路，为什么？
回答：开始的失落效发生在硅片内部，该当是内部 D、G 击穿，从而导致 G、D、S 短路，连续事情一些韶光后，由于大电流的冲击，导致 S 和硅片的连线熔化烧断开，因此，D、S 开路。
问题 21：在运用中会存在米勒平台掉沟的征象，这个掉到开启电压以下是否存在风险？
回答：如果是反激单监工作，DCM 没有影响，如果是反激的 CCM，系统随意马虎不稳定，影响 MOSFET 的安全性。如果是 PFC 的多管并联事情，那么 MOSFET 在开通过程不能很好的均流，破坏的风险很大。
问题 22：在一些运用中常用几个 MOSFET 并联扩流或散热，当用有保护的电源调试系统时欠妥心电路出了问题时常日只会烧一个管，如何判断是那个 MOSFET 破坏？
回答：用万用表打在电阻挡，检测每个 MOSFET 的 D-G 的电压，红笔接 D，电阻最小的那个 MOSFET 便是破坏的那个。
问题 23：480W 的隔离电源模块中，是原边全桥整流管。模块输入电压 51V~56VDC，额定输出 10.8V，48A。这次坏掉的是一个桥臂上的两颗管子。在运用时由于外围电路非常造成二次侧电流反灌到原边整流管，电流从 Source 流向 Drain 的状态。结合 FA 报告中的 Source 面上的烧毁痕迹，缘故原由剖析是电流的 EOS，能否证明是由于电流从 S 往 D 流动造成 source 烧掉？
回答：对付同步整流，输出的反灌电流是最恶劣的一种条件，在设计的过程中要尽可能的减小输出的反灌。
(1) 输出反灌形成输出整流管的雪崩，导到输出同步的整流管破坏，取决于输出同步的整流管的雪崩能力，以及反灌电流形成的负向电流的大小。
(2) 输出反灌电流会影响原边 MOSFET 事情。
当输出形成反向电流的时候，若 Q1、Q2 是一个半桥臂，Q1 为上管，Q2 为下管；Q3、Q4 是其余一个半桥臂，Q3 为上管，Q4 为下管；若不是全桥移相软开关而是 PWM 硬开关事情，由于输出是反向电流，因此当 Q1、Q4 导通前，电流从 Q1、Q4 二极管中流过；当 Q1/4 导通后，会从 Q1、Q4 沟道流过。当副边输出电感的能量足够大时，其原边电流不敷以反向，因此 Q1、Q4 关断后电流还得从 Q1、Q4 二极管中流过，经由去世区韶光后，Q2、Q3 导通。此时由于 Q1、Q4 二极管中流过电流韶光长，电流也比较大，而且去世区韶光短，对付一些 MOSFET 的二极管，反向规复的韶光不是够的，便是 Q1、Q4 体二极管电荷没有完备规复，这时 Q2、Q3 导通，就会导致高下桥臂直通直到破坏。
至于破坏的是上桥还是下桥，那就看那个管子承受短路的能力更强。是破坏原边还是副边，也看那边管子的能力更强。
-- 对付副边，是大电流关断后的电压雪崩。
-- 对付原边，是二极管反向规复高下桥直通形成大电流破坏。
(2) 常日二极管也是负温度系数，其导致破坏和开通时过线性区热量的积累导致的破坏形态比较靠近，对应着二极管没有完备规复的 MOSFET 形态。因些对付这个例子，最好的办法，从设计角度来说还是减小输出反灌电流。从器件来说，提高原边 MOSFET 的体二极管的反向规复特性，可以提高原边器件的安全性，终极的方法还是掌握输出反灌电流，才能真正保持系统安全性。
问题 24：MOSFET 的电压丈量时候电流是 250uA，而数据表中 IDSS 电流只有几个 uA，为什么？
回答：IDSS 电流小，表明实际的泄电流小于测试规范的哀求，因此是合格的。
问题 25：MOSFET 破坏后，阻抗变为一个中间值，有时事情有时不事情，为什么？
回答：常日 MOSFET 破坏后，如果电源没有电流保护，经由更大的电流冲击导致内部的金属线熔化汽化，系统不事情后 MOSFET 冷却下来，熔化汽化的金属凝固，局部的区域连通形成较大的阻抗。MOSFET 通电事情后，这些局部的连通区域又断开，MOSFET 停滞事情。有时也会涌现这样的征象：冷却凝固后内部的金属断开，通电后金属熔化又导致内部区域连通。
问题 26：测试高压 MOSFET 体内二极管的反向规复时，IF 越低，Qrr 越大，电压尖峰越高，为什么？
回答：在 MOSFET 的体二极管导通时，电荷在 PN 结积累，当二极管开始承受阻断电压时，这些电荷将被打消。如果 IF 低，PN 结积累的电荷水平低，打消的速率快，dv/dt 就大，Cdv/dt 的偏移电流就大。测试的 Qrr 包括真正的 Qrr 以及 Cdv/dt 干系的少子，因此测试的 Qrr 在 IF 低时就越大。
问题 27：客户用一个外部旗子暗记掌握 PMIC 的管脚 ID，PMIC 由电池供电，ID 管脚内部由 10M 的电阻上拉后接到电池，当外部旗子暗记为 0 时，300K 外部电阻要接到 ID 管脚；当外部旗子暗记为 1 时，300K 外部电阻和 ID 管脚断开，如何实现？
回答：利用二个 AON1605，如图，R1 为 PMIC 的 ID 管脚内部上拉电阻，R2 为外部的 300K 电阻，V_driver 为外部的掌握旗子暗记，V_driver 为 0 时，Q2 关断，Q1 导通，ID 由 300K 电阻下拉接到地。V_driver 为 1 时，Q2 导通，Q1 关断，ID 由内部 10M 电阻上拉接到电池，此时 R3 产生静态损耗。R3 越大，功耗越小。Q1 导通时，Q1 的 S 极电压：3.8V300K/(10M+300K) =0.11V。
问题 28：叨教功率 MOSFET 电容的温度系数是正温度系数还是负温度系数？
回答：功率 MOSFET 的电容在正常的温度范围内<500K 时，不随温度的变革而变革，特殊是 Ciss，Cgs 和 Crss(Cgd)。
Coss(Cds+Cgd)由 MOSFET 的 Cgd 和 PN 结电容二者组成，如果温度太高，靠近硅的本征温度，本征半导体载流子的浓度增加非常多，PN 结的电容将增加，温度从 300K 增加到 600K 的仿真结果如图。
