作者：温戈
链接：
https://www.zhihu.com/question/28322269/answer/1498321730
一颗芯片从无到有，从有需求到终极运用，经历的是一个漫长的过程，作为人类科技顶峰之一的芯片，凝聚了人们的聪慧，而芯片家当链也是极其繁芜的，在此，我大致把它归为四个部分（市场需求--芯片设计--芯片制造--测试封装），然后再逐一的做详细先容。
市场需求这个无需多讲，目前芯片运用已经渗透到我们生活的方方面面，清晨上班骑的共享单车，到公司刷的IC卡，事情时偷偷地打游戏，手机卡了还要换更快的手机，可以说IC的市场需求一贯都在。
芯片设计芯片设计又可以分为两部分，芯片前端设计和芯片后端设计，整体流程如下图：
芯片前端设计
前端设计也便是从输入需求到输出网表的过程：紧张分为以下六个步骤：
RTL设计验证静态时序剖析覆盖率ASIC逻辑综合时序剖析和验证时涌现的缺点可能须要反复重做前面几步才能办理，是一个多次迭代优化的过程。
下面我来仔细先容一下这六个步骤。
1、RTL设计
在设计之前我们先要确定芯片的工艺，比如是选择TSMC还是SMIC，是7nm，还是5nm，而工艺的选择也是受很多成分的制约（如下图），而芯片工艺的选择，便是对这些成分的权衡。
IC设计的第一步便是制订Spec，这个步骤就像是在设计建筑前，要先画好图纸一样，在确定好所有的功能之后在进行设计，这样才不用再花额外的韶光进行后续修正。IC 设计也须要经由类似的步骤，才能确保设计出来的芯片不会有任何差错。
由文档来写RTL
而用RTL实现的各种功能模块，来组成一个实现详细功能的IP，SOC芯片终极由SOC integration工程师把各个IP集成到一起。
IP又分为仿照IP和数字IP，大概可以做如下的分类：
在芯片功能设计完备后，我们还要做可测性设计DFT（Design For Test）。
关于DFT的详细先容，请直达以下两个传送门：
芯片设计中，DFT岗位是什么体验？
https://www.zhihu.com/question/401109345/answer/1387028607
https://zhuanlan.zhihu.com/p/159273941
RTL设计末了要做的便是代码的设计规则检讨。
通过lint, Spyglass等工具，针对电路进行设计规则检讨，包括代码编写风格，DFT，命名规则和电路综合干系规则等。
2、验证
验证是担保芯片功能精确性和完全性最主要的一环。验证的事情量也是占全体芯片开拓周期的50%-70%，相应的，验证工程师与设计工程师的数量大概在2-3:1。
从验证的层次可以分位：模块级验证，子系统级验证和系统级验证。
从验证的路子可以分为：仿照（simulation），仿真和形式验证（formality check）。
3、静态时序剖析（STA）
静态时序剖析是套用特定的时序模型（timing model）,针对特定电路，剖析其是否违反designer给定的时序限定（timing constraint）。
目前主流的STA工具是synopsys的Prime Time。
时序剖析流程图
静态时序剖析的浸染：
确定芯片最高事情频率通过时序剖析可以掌握工程的综合、映射、布局布线等环节，减少延迟，从而尽可能提高事情频率。
2. 检讨时序约束是否知足
可以通过时序剖析来查看目标模块是否知足约束，如不知足，可以定位到不知足约束的部分，并给出详细缘故原由，进一步修处死式直至知足哀求。
3. 剖析时钟质量
时钟存在抖动、偏移、占空比失落真等不可避免的毛病。通过时序剖析可以验证其对目标模块的影响。
4、覆盖率
覆盖率作为一种判断验证充分性的手段，已成为验证事情的主导。
从目标上，可以把覆盖率分为两类：
代码覆盖率浸染：检讨代码是否冗余，设计要点是否遍历完备。
检讨工具：RTL代码
功能覆盖率浸染：检讨功能是否遍历
检讨工具：自定义的container
在设计完成时，要进行代码覆盖率充分性的sign-off, 对付覆盖率未达到100%的情形，要给出合理的阐明，担保不影响芯片的工能。
5、ASIC综合
逻辑综合的结果便是把设计实现的RTL代码翻译成门级网表（netlist）的过程。
在做综合时要设定约束条件，如电路面积、时序哀求等目标参数。
工具：synopsys的Design compiler, 综合后把网表交给后端。
至此我们前真个事情就结束啦，看到这里我先给各位看官个赞！
芯片后端设计
后端设计也便是从输入网表到输出GDSII文件的过程：紧张分为以下六个步骤：
逻辑综合形式验证时钟数综合物理实现时钟树综合-CTS寄生参数提取版图物理验证1.逻辑综合
在前端末了一步已经讲过了，在此不做赘述。
2. 形式验证
验证芯片功能的同等性不验证电路本身的精确性每次电路改变后都需验证形式验证的意义在于保障芯片设计的同等性，一样平常在逻辑综合，布局布线完成后必须做。
工具：synopsys Formality
4. 物理实现
物理实现可以分为三个部分:
布局方案 floor plan
布局 place
布线 route
1、布图方案floor plan
布图方案是全体后端流程中作主要的一步，但也是弹性最大的一步。由于没有标准的最佳方案，但又有很多细节须要考量。
布局布线的目标：优化芯片的面积，时序收敛，稳定，方便走线。
工具：IC compiler，Encounter
布图方案完成效果图：
2、布局
布局即摆放标准单元，I/O pad，宏单元来实现个电路逻辑。
布局目标：利用率越高越好，总线长越短越好，时序越快越好。
但利用率越高，布线就越困难；总线长越长，时序就越慢。因此要做到以上三个参数的最佳平衡。
布局完成效果图：
3、布线
布线是指在知足工艺规则和布线层数限定、线宽、线间距限定和各线网可靠绝缘的电性能约束条件下，根据电路的连接关系，将各单元和I/O pad用互连线连接起来。
5.时钟树综合——CTS
Clock Tree Synthesis，时钟树综合，大略点说便是时钟的布线。
由于时钟旗子暗记在数字芯片的全局指挥浸染，它的分布该当是对称式的连到各个寄存器单元，从而使时钟从同一个时钟源到达各个寄存器时，时钟延迟差异最小。这也是为什么时钟旗子暗记须要单独布线的缘故原由。
6. 寄生参数提取
由于导线本身存在的电阻，相邻导线之间的互感,耦合电容在芯片内部会产生旗子暗记噪声，串扰和反射。这些效应会产生旗子暗记完全性问题，导致旗子暗记电压颠簸和变革，如果严重就会导致旗子暗记失落真缺点。提取寄生参数进行再次的剖析验证，剖析旗子暗记完全性问题是非常主要的。
工具Synopsys的Star-RCXT
7.版图物理验证
这一环节是对完成布线的物理版图进行功能和时序上的验证，大概包含以下方面：
LVS（Layout Vs Schematic）验证：大略说，便是版图与逻辑综合后的门级电路图的比拟验证；
DRC（Design Rule Checking）：设计规则检讨，检讨连线间距，连线宽度等是否知足工艺哀求；
ERC（Electrical Rule Checking）：电气规则检讨，检讨短路和开路等电气规则违例；
实际的后端流程还包括电路功耗剖析，以及随着制造工艺不断进步产生的DFM（可制造性设计）问题等。
物理版图以GDSII的文件格式交给芯片代工厂（称为Foundry）在晶圆硅片上做呈现实的电路。
关于半导系统编制造可以参阅：
晶圆代工争霸战四部曲(理解各晶圆厂的前世今生）半导体科普：IC芯片设计及生产流程从沙子到芯片，看看CPU是如何制造出来的GDSII效果版图
最后进行封装和测试，就得到了我们实际瞥见的芯片。
关于封装可参阅：
IC封装工艺简介非常详细的封装流程先容集成电路Bonding的知识芯片设计的流程是纷繁繁芜的，从设计到流片耗时长（一年乃至更久），流片本钱高，一旦创造问题还要迭代之前的某些过程。
