数据转换器：模数转换器 (ADC)设计介绍_电压_数字

Flash ADC 适用于分辨率从 1 位到 8 位的 ADC。
SAR ADC 适用于分辨率从 5 位到 10 位的 ADC，以及流水线 ADC 的分辨率为 8 位到 16 位。
-Δ ADC 非常适宜 16 位至 32 位 ADC。
当功率和速率之间的权衡很主要时，稠浊 ADC 是一个不错的选择。
韶光交错 ADC 由许多用于高速运用的单通道 ADC 组成，个中通过利用韶光交错采样和并行转换来倍增采样频率。

分辨率（位）、采样率（每秒采样数，SPS）和功耗是 ADC 的关键性能参数。
随着所需分辨率的增加，采样率须要增加，功率也须要增加。
这样，4 位到 6 位 ADC 估量将具有 GSPS (10^6 kSPS) 采样率，但 32 位 ADC 由于功耗较高，采样率最高可达 38kSPS。

回顾ADC的发展，ADC采取双极型和临界尺寸较大的CMOS工艺的逐次逼近构造。
它具有 6 位至 12 位和 kSPS 的采样率。
1978年，ADI公司的Paul Brokaw利用薄膜电阻推出了第一款采取双极工艺的单片ADC AD571。
它具有 10 位分辨率、25kSPS 采样率和 180 mW 功率。
ADC采取亚微米和深亚微米技能，采取流水线构造，具有数百MSPS的采样率。
2001年，ADI推出0.35μm CMOS工艺的AD9235，分辨率为12位，采样率为65MSPS，功耗为300mW。
2009年，线性技能推出了采取0.35μm CMOS工艺的LTC2204、LTC2207、LTC2208和LTC2209系列产品，具有160MSPS采样率、16位分辨率和1.45W功耗。

2012年前后该技能发展迅速，呈现出大量高性能ADC。
这些产品采取CMOS工艺，采样率成倍提高，单位功耗成倍降落。
例如，ADI AD9625是12位2.5GSPS ADC，AD9680是14位1.25GSPS ADC。
德州仪器 (TI) 供应了 16 位 1GSPS 的 ADC54J60。
所有产品均采取 65 nm CMOS 工艺制造，速率比以往提高五倍以上，而功率却没有增加。
2016 年，有宣布称 Broadcom 的 ADC 知识产权 (IP) 的功耗远低于单片 ADC 。
ADI在2017年国际固态电路会议（ISSCC）上发布了12位10GSPS ADC，进入下一代高速移动通信的等分辨率10GSPS ADC时期。

ADC 专为更高分辨率、更高转换率、更低功耗、单电源和更低电压而设计。
在前辈的 CMOS 电源中，通过利用韶光交错采样和各种数字赞助校准技能来增强 ADC 性能。
随着IC技能的发展，越来越多的低功耗高采样率ADC IP涌现。
目前，ADC产品在工业掌握、仪器仪表、通信、汽车电子、航空航天、医疗电子、消费电子等领域有着广泛的运用。

数模转换器（DAC）和模数转换器（ADC）可以描述为稠浊旗子暗记集成电路。

分辨率是一个术语，用于描述 ADC/DAC 可以解析的最小电压或电流。
分辨率的基本限定是由于 ADC/DAC 中利用的位数有限而在转换的过程中所产生的量化噪声。
在 N 位 ADC 中，Vref/2^N 的最小增量输入电压可以通过 Vref 的满量程输入范围来解析。
也便是说，有限的2^N个数字代码可用于表示连续的仿照输入电压。
类似地，在 N 位 DAC 中，2^N 个输入数字代码可以天生由 Vref/2^N 分隔的不同输出电平，满量程输出范围为 Vref。
分辨率的另一种定义是有效位数 (ENOB)，其定义如下：

个中 SNDR 是旗子暗记与噪比和失落真之比。

空想的 N 位 ADC/DAC 的输入/输出范围均分为 2^N 个小单元，数字代码中的一个最低有效位 (LSB) 对应于 Vref/2^N 的仿照增量电压。

静态 ADC/DAC 性能通过微分非线性 (DNL,differential non-linearity ) 和积分非线性 (INL,integral nonlinearity) 来表征。
DNL 是对一个 LSB 的实际 ADC/DAC 步长与空想步长的偏差的丈量，INL 是对 ADC/DAC 输出与在 ADC 的传输特性的两个端点之间绘制的空想直线的偏差的丈量。
DNL 和 INL 均以 LSB 为单位进行丈量。
在实践中，常日引用最大的正数和负数来指定静态性能。

在 ADC 和 DAC 中，随着输入的增加，输出应在其全体范围内增加。
也便是说，负 DNL 应小于 1 LSB，以使任何 ADC/DAC 保持单调。
单调性在大多数运用中至关主要，特殊是数字掌握或视频运用中。
非单调性的根源是 DAC 的二进制加权不准确。

例如，最高有效位 (MSB) 的权重是全体范围的一半。
如果MSB权重不准确，则满量程会被分成两个不理想的半量程，并且在满量程的中点处会涌现紧张偏差。
类似的非单调性也可能发生在四分之一点和八分之一点处。
在 DAC 中，如果 DAC 利用温度计解码，则实质上可以担保单调性。
然而，利用温度计代码实现高分辨率 DAC 是不切实际的，由于元件数量会随着位数的增加呈指数增长。

因此，为了担保实际运用中的单调性，DAC 采取分段 DAC 方法来实现。

其他主要参数当然是速率和功耗。
这些问题我们将在后面的讲解中先容。

1， 斜率 ADC

双斜率 ADC 比其他类型 ADC 具有更高的抗噪声能力。
然而，单斜率 ADC 对开关偏差很敏感。
由于面积较小，在背面照明 (BSI，backside illumination) 运用中利用了单斜率 ADC 方法 。
单斜率 ADC 的观点如图 1 所示。
该图展示了芯片中利用的每像素单斜率 ADC 转换技能。
全局分布的电压爬坡连接到每个像素的比较器反相（“-”）输入。
每个比较器上的同相（“+”）输入直接连接到检测节点。
显示为阶梯式“数字斜坡”的全局分布的格雷编码计数器值同时运用于每像素存储器负载。
在转换开始时，斜坡电压降落至略低于最低预期感测节点电压，这将比较器输出设置为高电平。
这使得每像素内存开始加载格雷码值。
然后斜坡被线性扫描，直到超过复位电压。
同时，格雷码计数器扫描一组等效值（8 bits为 256）。

当爬坡穿过每个像素的感测节点电压时，其比较器输出切换为低电平，并且此时存在的格雷码值被锁存在像素的存储器中。
转换结束时，每个像素的内存都包含一个 8 位格雷编码值，该值是其输入电压的数字表示。
只管利用线性爬坡是范例的方法，但也可以利用替代的爬坡轮廓，例如压缩或扩展不同照明范围的分段线性或指数曲线。
还可以通过改变仿照斜坡的电压范围来改变 ADC 转换的增益。
人们还可以利用赞助输入来对数字输入利用替代序列。

图 1 单斜率 ADC 拓扑

2， SAR ADC

这是一种盛行的 ADC 类型，适用于列级（column-level） ADC ，也适用于芯片级 ADC。
已为像素级 ADC 开拓了 3 位逐次逼近寄存器 (SAR) ADC 。
转换始终从 MSB 的讯断开始 。
该技能如图 2 所示。
还描述了一种算法。
SAR 算法很主要（通过逐渐将范围除以 2 来掌握 DAC 输出）。
通过将范围逐渐除以 2，将采样输入与 DAC 输出进行比较，如 4 bits示例中所述。
转换从采样输入开始，第一个 MSB 决策是通过将 DAC 的 MSB 设置为 1，将采样保持 (S/H) 输出与 Vref/2 进行比较来做出的。
如果输入较高，则 MSB 保持为 1。

否则，它重置为 0。
在第二bit讯断中，在本例中通过将第二bit设置为 1 将输入与 3Vref/4 进行比较。
请把稳，先验的讯断将 MSB 设置为 1。
如果 输入较低，如示例所示，第二bit设置为0，第三bit通过将输入与5Vref/8进行比较来决定。
这种比较一贯持续到所有位都确定为止。
因此，N bits逐次逼近型ADC须要N+1个时钟周期才能完成一次采样转换。

图 2， SAR ADC 技能。

3, 闪存 ADC

这是制作 ADC 最直接的方法。
闪存 ADC 的另一个改进是折叠 ADC。
闪存 ADC 在 CMOS 图像传感器中可能会失落去主要性，由于它仅限于 8 bits或 10 bits。
然而，这种ADC拓扑构造适用于芯片级ADC。
ADC 技能如图 3 所示。
从图中可以看出，分压参考电压与输入进行比较。
须要二进制编码器是由于比较器组的输出是温度计编码的。
分辨率受到分压参考电压的精度和比较器分辨率的限定。
在实际履行中，限定是比较器和电阻器数量的指数增长。
例如，一个 N bits闪存须要 2^N – 1 个比较器和 2^N 个电阻。
此外，对付奈奎斯特速率采样，输入须要一个 S/H 来保持输入以进行比较。
随着位数的增加，比较器组会给输入 S/H 带来显著的负载，从而削弱了该架构的速率上风。
此外，对参考分频器精度和比较器分辨率的掌握也会降落，并且功耗变得非常高。

图 3， 闪存 ADC 技能。

4, 流水线ADC

通用每级 1 位流水线 A/D 转换器中的每一位都是利用相同的算法实现的。
因此，为了得到任意数量的位，可以级联多个算法级来创建任意数量的bits，详细取决于电路和芯片处理的精度，常日约为 10 位。

此类转换器的输入范围可定义为 −VREF 至 +VREF，个中 |VREF| 是参考电压。

流水线转换器中单位级的事情办法（以最大略的形式）是将输入电压与零伏进行比较。
如果输入电压大于零，则该级的位为“1”，否则该位为“0”。
同时，输入电压乘以 2。
如果位剖断为“1”，则从乘法结果中减去即是参考电压的值，否则，如果位剖断为“0” ，即是参考电压的值被添加到乘法结果中。
bits级的仿照结果称为残差，并通报到下一个位级。
图 4 显示了每级 1 位管道转换 5 位的示例。
请把稳，末了一级不须要残差放大器来对末了一位做出决定。
所须要的只是一个比较器。
检讨图 4 所示的算法，我们得到输入电压比 ：

而对付输出数字字比，10100/2^5=0.625，因此 LSB 偏差为 (0.625 – 0.650)/2^5 = −0.8 LSB。

所阐明的管道算法很大略，可以扩展到任意bits数，但是，每个级中利用的比较器必须与位分辨率一样准确。
降落比较器精度哀求的一种方法是向系统添加冗余。
一种常见的方法是在每个级中利用额外的比较器，并在零附近进行两次比较，而不是在零处进行一次比较。
这使得每个比较器都会涌现较大的偏差，但仍旧许可全体管道实现精确的模数转换。
这是通过在每个级获取两个比较器供应的额外信息并运用数字纠错来完成的。
利用数字偏差校正，标称比较器决策点被置于 ±1/4VREF，如图 5 所示。
由于比较器偏差带不能重叠，因此可以容忍高达±1/4VREF的比较器偏差，从而大大降落了比较器的精度哀求。
直不雅观地看比较器的信息，当两个比较器输出都不为真时，该bit位肯定为零。

图 4， 流水线算法。

当两个比较器输出均为真时，该bit位肯定是 1。
当一个比较器为真而另一个比较器不为真时，输入位于 ±½VREF 之间，并且无法可靠地做出bit位讯断。
这是由于输入旗子暗记可能高于或低于零。
为理解决这种不愿定性，为 ±1/2VREF 范围内的输入值分配了 0.5 位值。
此外，对付这种情形，VREF 的值既不会从乘以 2 的结果中添加，也不会从乘以 2 的结果中减去。
可以避免加法或减法步骤，由于由于输入最初位于 ±1/2VREF 范围内，因此乘以 2 步骤将产生仍旧在剩余放大器许可的 ±VREF 输出范围内的输出。
事实上，该当避免加或减步骤，由于尚未做出bit位讯断，并且加或减 VREF 值可能会将输出值推至剩余放大器的 ±VREF 范围之外。
再次看图 4的例子，只不过这次利用了纠错算法：

图 5 比较器讯断点。

图 6 带纠错的算法。

如图 5 所示，第 3 级的输入旗子暗记恰好落在 ±1/4VREF 的比较电平之间，并且分配了 0.5 的输出值。
此外，在第 3 级，实行了乘以 2，但没有实行 VREF 的加法或减法。
管道的末了级的讯断级别再次为零，以便精确解析最低有效位。
同样，末了一次零值比较只需具有 ±1/4VREF 的分辨率，由于在该分辨率内的任何关于零点的输入旗子暗记将导致至多 ±1/2LSB 的量化偏差。
由于每一级的有效分辨率均为一位半，因此在数字纠错之前存在三个有效的数字输出电平：

00：绝对是0

01：0 附近的不愿定性

11：绝对是1

运用于结果位的数字纠错算法称为“位重叠校正”，由于所有级的结果都是通过相邻级的重叠位大略地求和在一起，如图 7 所示。
将通用流水线算法的终极输出字与带有数字纠错的流水线算法的终极输出字进行比较，它们是相同的。

图 7 改动后的输出

这种 ADC 拓扑如图 8 所示，适用于芯片级 ADC。
1.5 bit位级常日用于设计流水线 ADC ，因此仅须要三电平 DAC ； 图 9 对此进行了描述。
每个级卖力解析数字输出代码中的两bits位。
每级均由粗略闪存 ADC、低分辨率 DAC、S/H 电路和剩余放大器组成。
2 bits位 MSB 低分辨率 ADC 确定两个 MSB。
这是第一级。
剩余LSB的确定按以下步骤实行： (1)通过利用2位DAC将2位数字重新转换为仿照值来找到量化偏差。
(2) 从输入旗子暗记中减去该值，天生余数。
然后，该残余物被放大两倍，并通报到下一个级。
第二级对放大的残差实行类似的操作，从而确定输入旗子暗记的下一个最高有效位。
这些级由开关电容器增益块进行缓冲，这些增益块在每个级之间供应 S/H，从而许可并发处理。
数字纠错用于天生终极精确的输出代码。
数字纠错技能与每级少量bits位数的结合利用，放宽了比拟较器失落调电压的限定。

图 8 流水线 ADC。

图 9 1.5 bit位级。

流水线 ADC 级包括：(1) 两个具有相应阈值电压 Vref/4 和 −Vref/4 的比较器，它们实际上组合了粗略闪存 ADC，(2) 一个实际上充当 DAC 的仿照 MUX ，具有三个相应的参考电压 -Vref、0 和 Vref，以及 (3) 剩余增益级。
残差增益级对旗子暗记输入进行采样，从干系参考电压中减去它，然后将残差放大两倍。
图 10 显示了 1.5 位级的粗略 ADC 和 DAC 的另一个电路。
MUX 用作 DAC，个中 MUX 的输出为 0、VCM 或 2VCM。
该输出连接到剩余放大器共模输入。
图 11 显示了图 10 中带有剩余放大器的电路的传输曲线。
图 12 和 图13 显示了完全的剩余放大器。
减法或加法是通过电路的 VCI 输入完成的，如图12 所示。
就 VCI 而言，空想情形下将 Vout 与 Vin 联系起来的方程由下式给出：

对流水线 ADC 的进一步改进是算法、循环或递归 ADC。

图 10， 实现 1.5 位粗略 ADC 和 DAC：(a) 单端输入和输出，(b) 双端输入。

图11 ，每个时钟周期利用 1.5 位的传输曲线：(a) 单端输入和输出以及 (b) 双端输入和输出。

图12， 残余放大器 1。

图 13， 残余放大器 2。

过采样 ADC 具有过滤韶光噪声的优点 。
这个想法类似于同步仿照电压频率转换器。
该 ADC 已在像素 级别和列级别 上利用。
ADC 的基本思想如图 14 所示。

图 14， Delta Sigma ADC。

总之，由于读出速率、硅面积和功耗之间的良好权衡，列级 ADC 拓扑是 CMOS 图像传感器的盛行选择。

表 1 ，显示了 ADC 类型的性能。