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1. Xilinx-7系列FPGA差分旗子暗记接口
Xilinx 7系列FPGA供应了两种I/O Bank：高性能（HP）I/O Bank和宽压范围（HR）I/O Bank。
HP I/O Bank： 支持最大VCCO 电压为1.8V，LVDS为HP I/O Bank差分旗子暗记电平
HR I/O Bank： 支持最大VCCO 电压为3.3V，LVDS_25为HR I/O Bank差分旗子暗记电平
表1、LVDS_25电平DC特性
表2、LVDS电平DC特性
2. 差分接口检讨表
在进行7系列差分接口设计时，我们可以参考图1和图2检讨表，遵照图中哀求，以担保电气正常连接。
图1、HP Bank-LVDS电平兼容设计检讨表
图2、HR Bank-LVDS_25电平兼容设计检讨表
在图1检讨表中，我们可以看到：
HP LVDS IO 作为输出管脚时，VCCO电压只能为1.8V，IO内部端接电阻可用；HP LVDS IO 作为输入时，VCCO电压可以不为1.8V，此时，LVDS电平可以输入到HP I/O Bank。这种情形，把稳：1）DIFF_TERM属性必须为FALSE，IO内部端接电阻不可用，只能利用外部端接；2）确保驱动器件VOD和VOCM电平在7系列吸收器VIDIFF和VICM哀求的范围内。举例，如果HP VCCO=1.5V，此时可以吸收LVDS输入，但是旗子暗记输入摆幅不能超过VCCO+0.25V。对付图2检讨表，类似上述描述。
3.解释
1.关于3.3V LVDS
在某些老版本FPGA家族中，LVDS_33 I/O标准是可用的，但在7系列器件中不支持；如果利用LVDS输出，无论是在HR Bank还是HP Bank，VCCO都不能采取3.3V供电。7系列I/O Bank支持旧家族FPGA LVDS_33输出，但是必须确保知足：1） 数据手册中表1和表2中VIN哀求不能违反；2） LVDS（HP Bank）或者LVDS_25（HR Bank）中的VIDIFF和VICM哀求不能违反 。
