未来处理器机能爆炸：台积电5nm晶体管密度增长巨大_制程_晶体管

根据著名的芯片网站WikiChips的剖析，台积电5nm制程工艺的栅极间距为48nm，金属间距则是30nm，鳍片间距25-26nm，通过打算可以得出，台积电5nm制程工艺的晶体管密度可以达到每平方毫米1.713亿个，与之做比拟的是，目前的7nm制程工艺每平方毫米的晶体管为9120个，因此5nm的晶体管密度将会是7nm的188%，台积电官方表示晶体管密度为84%，显然5nm能够拥有比7nm在同等芯片下塞入更多的晶体管。

和目前的7nm制程比较，台积电表示5nm制程工艺最大的进步便是功耗降落了30%，而性能提升了15%，除了5nm制程工艺外，台积电还展示了N5P工艺，和目前的5nm工艺比较性能提升7%，而功耗降落15%。
在最新的AMD处理器的路线图中，AMD的Zen 4架构处理器将会采取5nm制程工艺，显然在性能年夜将会有比较空想的提升。