中国工程院院士许居衍：迎接可重构芯片浪潮｜纪念集成电路发明60周年_定律_重构

个中，中国工程院院士许居衍题为《欢迎可重构芯片浪潮》的演讲回顾并剖析了集成电路之前60年的发展及摩尔定律背后未被普遍认识到的深层意义，并展望了国内外芯片行业未来的发展趋势。
雷锋网对演讲内容做了不改动原意的编辑、整理和精简。

许居衍院士：冯诺依曼打算机实际上是用二进制数码来表征操作的数据和实行的程序，我们现在是用硅的CMOS来承载这些二进制码并表征事物特色及其演化过程，因此也被称作“硅冯范式”。

硅冯模式现在碰着了非常多的困难，严格来说早就该当放弃了，但我们现在仍旧对它不克不及自休。
我们在代替冯诺依曼架构方面做了许多探索，现在最热门的是量子打算，但量子的相互干渉是本世纪27个重大问题之一，目前我们只能做到毫秒级连续打算。
此外量子打算目前的容错率只有99.9%，而传统硅芯片为99.9999999%，因此硅冯模式还要持续很长一段韶光。

下面我从多少方面解释为何摩尔定律对推动CMOS进步不再主要。

最近我重新看了一下摩尔定律发展路线图，摩尔定律最实质的问题是指“最低本钱的元件的集成（翻番）规律”。

现在大家都很奇怪，总是关心着（摩尔定律）这条线，总是想沿着这条线去发展。
实际上摩尔的伟大并不在这里。
我本日讲的所有内容，实在摩尔在50年前都已经预测到了，但是我们却很少把稳到这些问题。

举个例子，摩尔曾经提到“通过功能设计和构造变革，可以把大型的系统剖成各种各样的器件”，这不便是现在的可重构思想么？并且摩尔本人早就说过，指数级的增长不可能永久持续下去，因此我们该当更多的研究摩尔当年所预见到的一些问题。

从尺寸数据来看，90nm节点的物理栅长是25nm，32nm节点的栅长是24nm，沿着这条线下去，节点带来的物理栅长收益越来越小，人们不得不该用FinFET将晶体管的栅立起来。
而在节点达到22nm时，可以不雅观察到的物理栅长是23.7nm（P沟）到27nm（N沟），14nm节点的物理栅长则是23.7nm（P沟）到23nm（N沟），未来5nm以下节点的物理栅长可能会再轻微缩小一点。

这解释的问题是，现在我们缩小的制程节点，实际上没有缩小半导体最关键的、有源区的部位“源-漏”上的问题。

在左图中，我划了两道红线。
在第一道红线之上的部分，是节点=栅长的阶段，我把它叫做“多快好省”的缩放；两道红线之间的部分，是节点>栅长的阶段，这个时候人们通过材料和晶体管构造的改进来实现等效微缩，我称其为收益递减的缩放。

再到后面，就进入了我称之为“莫名其意”的缩放阶段。
在这一阶段，摩尔定律原来的阐述已经涌现了歧义乃至歧化，不同公司各自有不同的口号和标准：Intel称自己是真正的等比缩放，晶体管密度可以达到前代的N倍，而台积电只做到了0.58N倍，GLOBAL FOUNDRIES则更糟，只有0.4N倍。
在这“谁是老大谁说了算”的情形下，有人乃至戏称摩尔定律是人类希望的定律。

在28nm节点之后，摩尔定律已经无法带来本钱的改进，GLOBAL FOUNDRIES称“我们再也不愿意与趋势为伍”，并且在不久前宣辞职出7nm的研发竞赛。

（雷锋网注：《GF放弃7nm及后续制程研发：尖端工艺太烧钱，不如连续沉迷14nm》）

眼下一个非常大的问题是，晶体管的利用率弗成了，经济性正在逐渐降落乃至损失。
2005年时Intel曾制作出一颗1000核处理器的样品，但核心增多又会带来编程和电源管理的问题。
现在的处理器中，只有9%的晶体管在满负荷事情，其他晶体管不是睡觉便是打瞌睡儿。

半导系统编制造业方面，目前环球硕果仅存的公司只剩下了三家：Intel、三星和台积电，并且截至2018年3月份，65nm及更老的工艺仍占到环球晶元总产量的43%（48%晶圆厂产能），且霸占初始设计（design start）的近85%。

从行业辅导来看，Intel自1990年至1998年，一贯在努力坚持着摩尔定律的步伐。
2015年时，Intel曾提出摩尔定律2.0的观点，但此时的摩尔定律已经逐渐失落去了行业辅导力，Intel自己也加倍举步维艰。

随后，IEEE内部一个名为 “重启打算”的组织，提出了以系统为辅导取代摩尔定律的集成电路发展思路，即从芯片集成转变为系统集成、从晶体管缩放迭代转变为功能迭代、从内部直连转变为通过外部传感器连接、从同构集成转变为异构集成。

从历史规律来看，集成电路的摩尔定律不是第一个，而是供应指数增长的打算范式的第五个范式。
每当一种范式失落去动力，另一种范式就会加快步伐。
从这个角度上讲，摩尔定律只是一位“过客”，之后我们还会迎来第六个范式。

从IP寿命来看，晶体管数量的增长在204X年时将基本闭幕，IP寿命将走到尽头。
现在的行业该当不要纠缠摩尔定律这条线，而是去研究摩尔在1965年时究竟洞察了什么，忘掉“Moore”，重记“Grove”，搞清楚未来该当有一个若何的“迁移转变点”。

为什么半导体技能现在进入了非常尴尬的阶段？投入的本钱越来越高但收益越来越低，乃至有人认为半导体家当已经进入了“无效益的繁荣”时期。

在这种情形下，“开源硬件”和“可重构硬件”这两个观点涌现了。

个人认为，在可重构硬件领域，魏少军教授提出的“软件定义芯片”要比比较DAPA的“软件定义硬件”更好一些。

目前可重构的浪潮已经进入了许多不同的视野，个中之一便是中国打算所提出的“FISC”功能性指令集，即在打算机中构筑许多大型功能模块，须要哪种专用打算能力就调用相应的功能。

海内当前可重构硬件的代表有清华大学Thinker可重构AI芯片和南大RASP可重构芯片。
个中Thinker设计了2个1616矩阵rPE单元，在65nm工艺下实现了5TOPs/W的高效能。
而南大RASP将旗子暗记处理中的25个算法归结为6个粗粒度异构rPE单元，比较TMS320C6672多核DSP，综合性能提升10倍。

更为主要的是，可重构芯片的创新空间非常大。
比较传统CPU“源码->编译->实行”的操作流程，可重构芯片可利用硬件描述措辞，经由硬件综合和配置天生配置集，实现硬件重构的硬件编程。

此外，可重构硬件和传统冯诺依曼硬件可以产生许多不同的组合，如rPE单元可同构可异构，规模可大可小，粒度可粗可细，乃至rPE单元自身也可以再重构。
当然也正因如此，可重构硬件目前尚未形成统一标准。

在物联网浪潮下，由于动态、异质、链接、安全隐私等特性，须要低功耗、极便宜、可伸缩、协议多、接口多、硬加密的物联网芯片。
可以预见，物理芯片和实际需求之间的缺口还将越来越大，现实需求将勉励创新。
未来10年，cSoC（定制SoC）时期将向rSoC（可重构SoC）时期过渡。