1、如何选择PCB 板材?
选择PCB 板材必须在知足设计需求和可量产性及本钱中间取得平衡点。设计需求包含电气和机构这两部分。常日在设计非常高速的PCB 板子(大于GHz 的频率)时这材质问题会比较主要。例如，现在常用的FR-4 材质，在几个GHz 的频率时的介质损耗(dielectric loss)会对旗子暗记衰减有很大的影响，可能就不合用。就电气而言，要把稳介电常数(dielectric constant)和介质损在所设计的频率是否合用。
2、如何避免高频滋扰?
避免高频滋扰的基本思路是只管即便降落高频旗子暗记电磁场的滋扰，也便是所谓的串扰(Crosstalk)。可用拉大高速旗子暗记和仿照旗子暗记之间的间隔，或加ground guard/shunt traces 在仿照旗子暗记阁下。还要把稳数字地对仿照地的噪声滋扰。
3、在高速设计中，如何办理旗子暗记的完全性问题?
旗子暗记完全性基本上是阻抗匹配的问题。而影响阻抗匹配的成分有旗子暗记源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载真个特性，走线的拓朴(topology)架构等。办理的办法是靠端接(termination)与调度走线的拓朴。
4、差分布线办法是如何实现的?
差分对的布线有两点要把稳，一是两条线的长度要只管即便一样长，另一是两线的间距(此间距由差分阻抗决定)要一贯保持不变，也便是要保持平行。平行的办法有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在高下相邻两层(over-under)。一样平常以前者side-by-side(并排，并肩) 实现的办法较多。
5、对付只有一个输出真个时钟旗子暗记线，如何实现差分布线?
要用差分布线一定是旗子暗记源和吸收端也都是差分旗子暗记才故意义。以是对只有一个输出真个时钟旗子暗记是无法利用差分布线的。
6、吸收端差分线对之间可否加一匹配电阻?
吸收端差分线对间的匹配电阻常日会加，其值应即是差分阻抗的值。这样旗子暗记质量会好些。
7、为何差分对的布线要靠近且平行?
对差分对的布线办法该当要适当的靠近且平行。所谓适当的靠近是由于这间距会影响到差分阻抗(differential impedance)的值，此值是设计差分对的主要参数。须要平行也是由于要保持差分阻抗的同等性。若两线忽远忽近，差分阻抗就会不一致，就会影响旗子暗记完全性(signal integrity)及时间延迟(timing delay)。
8、如何处理实际布线中的一些理论冲突的问题?
基本上，将模/数地分割隔离是对的。要把稳的是旗子暗记走线只管即便不要跨过有分割的地方(moat)，还有不要让电源和旗子暗记的回流电流路径(returning current path)变太大。
晶振是仿照的正反馈振荡电路，要有稳定的振荡旗子暗记，必须知足loop gain 与phase 的规范，而这仿照旗子暗记的振荡规范很随意马虎受到滋扰，纵然加ground guard traces 可能也无法完备隔离滋扰。而且离的太远，地平面上的噪声也会影响正反馈振荡电路。以是，一定要将晶振和芯片的间隔进可能靠近。
确实高速布线与EMI 的哀求有很多冲突。但基本原则是因EMI 所加的电阻电容或ferrite bead，不能造成旗子暗记的一些电气特性不符合规范。以是，先用安排走线和PCB 迭层的技巧来办理或减少EMI的问题，如高速旗子暗记走内层。才用电阻电容或ferrite bead 的办法，以降落对旗子暗记的侵害。
9、如何办理高速旗子暗记的手工布线和自动布线之间的抵牾?
现在较强的布线软件的自动布线器大部分都有设定约束条件来掌握绕线办法及过孔数目。各家EDA公司的绕线引擎能力和约束条件的设定项目有时相差甚远。例如，是否有足够的约束条件掌握蛇行线(serpentine)蜿蜒的办法，能否掌握差分对的走线间距等。这会影响到自动布线出来的走线办法是否能符合设计者的想法。其余，手动调度布线的难易也与绕线引擎的能力有的关系。例如，走线的推挤能力，过孔的推挤能力，乃至走线对敷铜的推挤能力等等。以是，选择一个绕线引擎能力强的布线器，才是办理之道。
10、关于test coupon。
test coupon 是用来以TDR (Time Domain Reflectometer) 丈量所生产的PCB 板的特性阻抗是否知足设计需求。一样平常要掌握的阻抗有单根线和差分对两种情形。以是，test coupon 上的走线线宽和线距(有差分对时)要与所要掌握的线一样。主要的是丈量时接地点的位置。为了减少接地引线(ground lead)的电感值，TDR 探棒(probe)接地的地方常日非常靠近量旗子暗记的地方(probe tip)，以是，test coupon 上量测旗子暗记的点跟接地点的间隔和办法要符合所用的探棒。
11、在高速PCB 设计中，旗子暗记层的空缺区域可以敷铜，而多个旗子暗记层的敷铜在接地和接电源上应如何分配?
一样平常在空缺区域的敷铜绝大部分情形是接地。只是在高速旗子暗记线旁敷铜时要把稳敷铜与旗子暗记线的间隔，由于所敷的铜会降落一点走线的特性阻抗。也要把稳不要影响到它层的特性阻抗，例如在dual strip line 的构造时。
12、是否可以把电源平面上面的旗子暗记线利用微带线模型打算特性阻抗?电源和地平面之间的旗子暗记是否可以利用带状线模型打算?
是的，在打算特性阻抗时电源平面跟地平面都必须视为参考平面。例如四层板: 顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型因此电源平面为参考平面的微带线模型。
13、在高密度印制板上通过软件自动产生测试点一样平常情形下能知足大批量生产的测试哀求吗?
一样平常软件自动产生测试点是否知足测试需求必须看对加测试点的规范是否符合测试机具的哀求。其余，如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，须要手动补齐所要测试的地方。
14、添加测试点会不会影响高速旗子暗记的质量?
至于会不会影响旗子暗记质量就要看加测试点的办法和旗子暗记到底多快而定。基本上外加的测试点(不用在线既有的穿孔(via or DIP pin)当测试点)可能加在在线或是从在线拉一小段线出来。前者相称于是加上一个很小的电容在在线，后者则是多了一段分支。这两个情形都会对高速旗子暗记多多少少会有点影响，影响的程度就跟旗子暗记的频率速率和旗子暗记缘变革率(edge rate)有关。影响大小可透过仿真得知。原则上测试点越小越好(当然还要知足测试机具的哀求)分支越短越好。
15、多少PCB 组成系统，各板之间的地线应如何连接?
各个PCB 板子相互连接之间的旗子暗记或电源在动作时，例如A 板子有电源或旗子暗记送到B 板子，一定会有等量的电流从地层流回到A 板子(此为Kirchoff current law)。这地层上的电流会找阻抗的地方流回去。以是，在各个不管是电源或旗子暗记相互连接的接口处，分配给地层的管脚数不能太少，以降落阻抗，这样可以降落地层上的噪声。其余，也可以剖析全体电流环路，尤其是电流较大的部分，调度地层或地线的接法，来掌握电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个地方走)，降落对其它较敏感旗子暗记的影响。
16、能先容一些国外关于高速PCB 设计的技能书本和数据吗?
现在高速数字电路的运用有通信网路和打算器等干系领域。在通信网路方面，PCB 板的事情频率已达GHz 高下，叠层数就我所知有到40 层之多。打算器干系运用也由于芯片的进步，无论是一样平常的PC 或做事器(Server)，板子上的事情频率也已经达到400MHz (如Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及build-up 制程工艺的需求也逐渐越来越多。这些设计需求都有厂商可大量生产。
17、两个常被参考的特性阻抗公式：
微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 个中，W 为线宽，T 为走线的铜皮厚度，H 为走线到参考平面的间隔，Er 是PCB 板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0 及1<(Er)<15 的情形才能运用。
带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 个中，H 为两参考平面的间隔，并且走线位于两参考平面的中间。此公式必须在W/H<0.35 及T/H<0.25 的情形才能运用。
18、差分旗子暗记线中间可否加地线?
差分旗子暗记中间一样平常是不能加地线。由于差分旗子暗记的运用事理主要的一点便是利用差分旗子暗记间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能力等。若在中间加地线，便会毁坏耦合效应。
19、刚柔板设计是否须要专用设计软件与规范?海内何处可以承接该类电路板加工?
可以用一样平常设计PCB 的软件来设计柔性电路板(Flexible Printed Circuit)。一样用Gerber格式给FPC厂商生产。由于制造的工艺和一样平常PCB 不同，各个厂商会依据他们的制造能力会对线宽、线距、孔径(via)有其限定。除此之外，可在柔性电路板的迁移转变处铺些铜皮加以补强。至于生产的厂商可上网“FPC”当关键词查询该当可以找到。
20、适当选择PCB 与外壳接地的点的原则是什么?
选择PCB 与外壳接地点选择的原则是利用chassis ground 供应低阻抗的路径给回流电流(returning current)及掌握此回流电流的路径。例如，常日在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassis ground 做连接，以只管即便缩小全体电流回路面积，也就减少电磁辐射。
21、电路板DEBUG 应从那几个方面动手?
就数字电路而言，首先先依序确定三件事情：1. 确认所有电源值的大小均达到设计所需。有些多重电源的系统可能会哀求某些电源之间起来的顺序与快慢有某种规范。2. 确认所有时钟旗子暗记频率都事情正常且旗子暗记边缘上没有非单调(non-monotonic)的问题。3. 确认reset 旗子暗记是否达到规范哀求。这些都正常的话，芯片该当要发出个周期(cycle)的旗子暗记。接下来依照系统运作事理与bus protocol 来debug。
22、在电路板尺寸固定的情形下，如果设计中须要容纳更多的功能，就每每须要提高PCB 的走线密度，但是这样有可能导致走线的相互滋扰增强，同时走线过细也使阻抗无法降落，请先容在高速(>100MHz)高密度PCB 设计中的技巧?
在设计高速高密度PCB 时，串扰(crosstalk interference)确实是要特殊把稳的，由于它对时序(timing)与旗子暗记完全性(signal integrity)有很大的影响。以下供应几个把稳的地方：
掌握走线特性阻抗的连续与匹配。
走线间距的大小。一样平常常看到的间距为两倍线宽。可以透过仿真来知道走线间距对时序及旗子暗记完全性的影响，找出可容忍的间距。不同芯片旗子暗记的结果可能不同。
选择适当的端接办法。
避免高下相邻两层的走线方向相同，乃至有走线恰好高下重叠在一起，由于这种串扰比同层相邻走线的环境还大。
利用盲埋孔(blind/buried via)来增加走线面积。但是PCB 板的制作本钱会增加。在实际实行时确实很难达到完备平行与等长，不过还是要只管即便做到。
除此以外，可以预留差分端接和共模端接，以缓和对时序与旗子暗记完全性的影响。
23、仿照电源处的滤波常常是用LC 电路。但是为什么有时LC 比RC 滤波效果差?
LC 与RC 滤波效果的比较必须考虑所要滤掉的频带与电感值的选择是否恰当。由于电感的感抗(reactance)大小与电感值和频率有关。如果电源的噪声频率较低，而电感值又不足大，这时滤波效果可能不如RC。但是，利用RC 滤波要付出的代价是电阻本身会耗能，效率较差，且要把稳所选电阻能承受的功率。
24、滤波时选用电感，电容值的方法是什么?
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能力。如 果LC 的输出端会有机会须要瞬间输出大电流，则电感值太大会阻碍此大电流流经此电感的速率，增加纹波噪声(ripple noise)。电容值则和所能容忍的纹波噪声规范值的大小有关。纹波噪声值哀求越小，电容值会较大。而电容的ESR/ESL 也会有影响。其余，如果这LC 是放在开关式电源(switching regulation power)的输出端时，还要把稳此LC 所产生的极点零点(pole/zero)对负反馈掌握(negative feedback control)回路稳定度的影响。
25、如何尽可能的达到EMC 哀求，又不致造成太大的本钱压力?
PCB 板上会因EMC 而增加的本钱常日是因增加地层数目以增强屏蔽效应及增加了ferrite bead、choke等抑制高频谐波器件的缘故。除此之外，常日还是需搭配其它机构上的屏蔽构造才能使全体系统通过EMC的哀求。以下仅就PCB 板的设计技巧供应几个降落电路产生的电磁辐射效应。
尽可能选用旗子暗记斜率(slew rate)较慢的器件，以降落旗子暗记所产生的高频身分。
把稳高频器件摆放的位置，不要太靠近对外的连接器。
把稳高速旗子暗记的阻抗匹配，走线层及其回流电流路径(return current path)，以减少高频的反射与辐射。
在各器件的电源管脚放置足够与适当的去耦合电容以缓和电源层和地层上的噪声。特殊把稳电容的频率相应与温度的特性是否符合设计所需。
对外的连接器附近的地可与地层做适当分割，并将连接器的地就近接到chassis ground。
可适当利用ground guard/shunt traces 在一些特殊高速的旗子暗记旁。但要把稳guard/shunt traces 对走线特性阻抗的影响。
电源层比地层内缩20H，H 为电源层与地层之间的间隔。
26、当一块PCB 板中有多个数/模功能块时，常规做法是要将数/模地分开，缘故原由何在?
将数/模地分开的缘故原由是由于数字电路在高低电位切换时会在电源和地产生噪声，噪声的大小跟旗子暗记的速率及电流大小有关。如果地平面上不分割且由数字区域电路所产生的噪声较大而仿照区域的电路又非常靠近，则纵然数模旗子暗记不交叉，仿照的旗子暗记依然会被地噪声滋扰。也便是说数模地不分割的办法只能在仿照电路区域距产生大噪声的数字电路区域较远时利用。
27、另一种作法是在确保数/模分开布局，且数/模旗子暗记走线相互不交叉的情形下，全体PCB板地不做分割，数/模地都连到这个地平面上。道理何在?
数模旗子暗记走线不能交叉的哀求是由于速率稍快的数字旗子暗记其返回电流路径(return current path)会只管即便沿着走线的下方附近的地流回数字旗子暗记的源头，若数模旗子暗记走线交叉，则返回电流所产生的噪声便会涌如今仿照电路区域内。
28、在高速PCB 设计事理图设计时，如何考虑阻抗匹配问题?
在设计高速PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线办法有的关系，例如是走在表面层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的间隔，走线宽度，PCB材质等均会影响走线的特性阻抗值。也便是说要在布线后才能确定阻抗值。一样平常仿真软件会因线路模型或所利用的数学算法的限定而无法考虑到一些阻抗不连续的布线情形，这时候在事理图上只能预留一些terminators(端接)，如串联电阻等，来缓和走线阻抗不连续的效应。真正根本办理问题的方法还是布线时只管即便把稳避免阻抗不连续的发生。
29、哪里能供应比较准确的IBIS 模型库?
30、在高速PCB 设计时，设计者该当从那些方面去考虑EMC、EMI 的规则呢?
一样平常EMI/EMC 设计时须要同时考虑辐射(radiated)与传导(conducted)两个方面。前者归属于频率较高的部分(>30MHz)后者则是较低频的部分(<30MHz)。以是不能只把稳高频而忽略低频的部分。一个好的EMI/EMC 设计必须一开始布局时就要考虑到器件的位置，PCB 叠层的安排，主要联机的走法，器件的选择等，如果这些没有事前有较佳的安排，事后办理则会事倍功半，增加本钱. 例如时钟产生器的位置只管即便不要靠近对外的连接器，高速旗子暗记只管即便走内层并把稳特性阻抗匹配与参考层的连续以减少反射，器件所推的旗子暗记之斜率(slew rate)只管即便小以减低高频身分，选择去耦合(decoupling/bypass)电容时把稳其频率相应是否符合需求以降落电源层噪声。其余，把稳高频旗子暗记电流之回流路径使其回路面积只管即便小(也便是回路阻抗loop impedance 只管即便小)以减少辐射。还可以用分割地层的办法以掌握高频噪声的范围。，适当的选择PCB 与外壳的接地点(chassis ground)。
31、如何选择EDA 工具?
目前的pcb 设计软件中，热剖析都不是强项，以是并不建议选用，其它的功能1.3.4 可以选择PADS或Cadence 性能价格比都不错。PLD 的设计的初学者可以采取PLD 芯片厂家供应的集成环境，在做到百万门以上的设计时可以选用单点工具。
32、请推举一种适宜于高速旗子暗记处理和传输的EDA 软件。
常规的电路设计，INNOVEDA 的PADS 就非常不错，且有合营用的仿真软件，而这类设计每每霸占了70%的运用处所。在做高速电路设计，仿照和数字稠浊电路，采取Cadence 的办理方案该当属于性能价格比较好的软件，当然Mentor 的性能还是非常不错的，特殊是它的设计流程管理方面该当是为的。(大唐电信技能 王升)
33、对PCB 板各层含义的阐明?
Topoverlay--顶层器件名称，也叫top silkscreen 或者top component legend，比如R1 C5，
IC10.bottomoverlay--同理multilayer--如果你设计一个4 层板，你放置一个free pad or via，定义它作为multilay 那么它的pad 就会自动涌如今4 个层 上，如果你只定义它是top layer，那么它的pad 就会只涌如今顶层上。
34、2G 以上高频PCB 设计，走线，排版，应重点把稳哪些方面?
2G 以上高频PCB 属于射频电路设计，不在高速数字电路设计谈论范围内。而 射频电路的布局(layout)和布线(routing)该当和事理图一起考虑的，由于布局布线都会造成分布效应。而且，射频电路设计一些无源器件是通过参数化定义，分外形状铜箔实现，因此哀求EDA 工具能够供应参数化器件，能够编辑分外形状铜箔。Mentor 公司的boardstation 中有专门的RF 设计模块，能够知足这些哀求。而且，一样平常射频设计哀求有专门射频电路剖析工具，业界着名的是agilent 的 eesoft，和Mentor 的工具有很好的接口。
35、2G 以上高频PCB 设计，微带的设计应遵照哪些规则?
射频微带线设计，须要用三维场剖析工具提取传输线参数。所有的规则该当在这个场提取工具中规定。
36、对付全数字旗子暗记的PCB，板上有一个80MHz 的钟源。除了采取丝网(接地)外，为了担保有足够的驱动能力，还该当采取什么样的电路进行保护?
确保时钟的驱动能力，不应该通过保护实现，一样平常采取时钟驱动芯片。一样平常担心时钟驱动能力，是由于多个时钟负载造成。采取时钟驱动芯片，将一个时钟旗子暗记变成几个，采取点到点的连接。选择驱动芯片，除了担保与负载基本匹配，旗子暗记沿知足哀求(一样平常时钟为沿有效旗子暗记)，在打算系统时序时，要算上时钟在驱动芯片内时延。
37、如果用单独的时钟旗子暗记板，一样平常采取什么样的接口，来担保时钟旗子暗记的传输受到的影响小?
时钟旗子暗记越短，传输线效应越小。采取单独的时钟旗子暗记板，会增加旗子暗记布线长度。而且单板的接地供电也是问题。如果要长间隔传输，建议采取差分旗子暗记。LVDS 旗子暗记可以知足驱动能力哀求，不过您的时钟不是太快，没有必要。
38、27M，SDRAM 时钟线(80M-90M)，这些时钟线二三次谐波刚好在VHF 波段，从吸收端高频窜入后滋扰很大。除了缩短线长以外，还有那些好办法?
如果是三次谐波大，二次谐波小，可能由于旗子暗记占空比为50%，由于这种情形下，旗子暗记没有偶次谐波。这时须要修正一下旗子暗记占空比。此外，对付如果是单向的时钟旗子暗记，一样平常采取源端串联匹配。这样可以抑制二次反射，但不会影响时钟沿速率。源端匹配值，可以采取下图公式得到。
39、什么是走线的拓扑架构?
Topology，有的也叫routing order，对付多端口连接的网络的布线次序。
40、若何调度走线的拓扑架构来提高旗子暗记的完全性?
这种网络旗子暗记方向比较繁芜，由于对单向，双向旗子暗记，不同电平种类旗子暗记，拓朴影响都不一样，很难说哪种拓朴对旗子暗记质量有利。而且作前仿真时，采取何种拓朴对工程师哀求很高，哀求对电路事理，旗子暗记类型，乃至布线难度等都要理解。
41、若何通过安排叠层来减少EMI 问题?
首先，EMI 要从系统考虑，单凭PCB 无法办理问题。层迭对EMI 来讲，我认为紧张是供应旗子暗记短回流路径，减小耦合面积，抑制差模滋扰。其余地层与电源层紧耦合，适当比电源层外延，对抑制共模滋扰有好处。
42、为何要铺铜?
一样平常铺铜有几个方面缘故原由。1，EMC.对付大面积的地或电源铺铜，会起到屏蔽浸染，有些分外地，如PGND 起到防护浸染。1，PCB 工艺哀求。一样平常为了担保电镀效果，或者层压不变形，对付布线较少的PCB 板层铺铜。3，旗子暗记完全性哀求，给高频数字旗子暗记一个完全的回流路径，并减少直流网络的布线。当然还有散热，分外器件安装哀求铺铜等等缘故原由。
43、在一个别系中，包含了dsp 和pld，叨教布线时要把稳哪些问题呢?
看你的旗子暗记速率和布线长度的比值。如果旗子暗记在传输在线的时延和旗子暗记变革沿韶光可比的话，就要考虑旗子暗记完全性问题。其余对付多个DSP，时钟，数据旗子暗记走线拓普也会影响旗子暗记质量和时序，须要关注。
44、除protel 工具布线外，还有其他好的工具吗?
至于工具，除了PROTEL，还有很多布线工具，如MENTOR 的WG2000，EN2000 系列和powerpcb，Cadence 的allegro，zuken 的cadstar，cr5000 等，各有千秋。
45、什么是“旗子暗记回流路径”?
旗子暗记回流路径，即return current。高速数字旗子暗记在传输时，旗子暗记的流向是从驱动器沿PCB 传输线到负载，再由负载沿着地或电源通过短路径返回驱动器端。这个在地或电源上的返回旗子暗记就称旗子暗记回流路径。Dr.Johson 在他的书中阐明，高频旗子暗记传输，实际上是对传输线与直流层之间包夹的介质电容充电的过程。SI 剖析的便是这个围场的电磁特性，以及他们之间的耦合。
46、如何对接插件进行SI 剖析?
在IBIS3.2 规范中，有关于接插件模型的描述。一样平常利用EBD 模型。如果是分外板，如背板，须要SPICE 模型。也可以利用多板仿真软件(HYPERLYNX 或IS_multiboard)，建立多板系统时，输入接插件的分布参数，一样平常从接插件手册中得到。当然这种办法会不足，但只要在可接管范围内即可。
47、叨教端接的办法有哪些?
端接(terminal)，也称匹配。一样平常按照匹配位置分有源端匹配和终端匹配。个中源端匹配一样平常为电阻串联匹配，终端匹配一样平常为并联匹配，办法比较多，有电阻上拉，电阻下拉，戴维南匹配，AC 匹配，肖特基二极管匹配。
48、采取端接(匹配)的办法是由什么成分决定的?
匹配采取办法一样平常由BUFFER 特性，拓普情形，电平种类和讯断办法来决定，也要考虑旗子暗记占空比，系统功耗等。
49、采取端接(匹配)的办法有什么规则?
数字电路关键的是时序问题，加匹配的目的是改进旗子暗记质量，在讯断时候得到可以确定的旗子暗记。对付电平有效旗子暗记，在担保建立、保持韶光的条件下，旗子暗记质量稳定;对延有效旗子暗记，在担保旗子暗记延单调性条件下，旗子暗记变革延速率知足哀求。Mentor ICX 产品教材中有关于匹配的一些资料。其余《High Speed Digital design a hand book of blackmagic》有一章专门对terminal 的讲述，从电磁波事理上讲述匹配对旗子暗记完全性的浸染，可供参考。
50、能否利用器件的IBIS 模型对器件的逻辑功能进行仿真?如果不能，那么如何进行电路的板级和系统级仿真?
IBIS 模型是行为级模型，不能用于功能仿真。功能仿真，须要用SPICE 模型，或者其他构造级模型。
51、在数字和仿照并存的系统中，有2 种处理方法，一个是数字地和仿照地分开，比如在地层，数字地是独立地一块，仿照地独立一块，单点用铜皮或FB 磁珠连接，而电源不分开;另一种是仿照电源和数字电源分开用FB 连接，而地是统一地地。叨教李师长西席，这两种方法效果是否一样?
该当说从事理上讲是一样的。由于电源和地对高频旗子暗记是等效的。
区分仿照和数字部分的目的是为了抗滋扰，紧张是数字电路对仿照电路的滋扰。但是，分割可能造成旗子暗记回流路径不完全，影响数字旗子暗记的旗子暗记质量，影响系统EMC 质量。因此，无论分割哪个平面，要看这样作，旗子暗记回流路径是否被增大，回流旗子暗记对正常事情旗子暗记滋扰有多大。现在也有一些稠浊设计，不分电源和地，在布局时，按照数字部分、仿照部分分开布局布线，避免涌现跨区旗子暗记。
52、安规问题：FCC、EMC 的详细含义是什么?
FCC: federal communication commission 美国通信委员会
EMC: electro megnetic compatibility 电磁兼容
FCC 是个标准组织，EMC 是一个标准。标准颁布都有相应的缘故原由，标准和测试方法。
53、何谓差分布线?
差分旗子暗记，有些也称差动旗子暗记，用两根完备一样，极性相反的旗子暗记传输一起数据，依赖两根旗子暗记电平差进行讯断。为了担保两根旗子暗记完备同等，在布线时要保持并行，线宽、线间距保持不变。
54、PCB 仿真软件有哪些?
仿真的种类很多，高速数字电路旗子暗记完全性剖析仿真剖析(SI) 常用软件有icx，signalvision，hyperlynx，XTK，speectraquest 等。有些也用Hspice。
55、PCB 仿真软件是如何进行LAYOUT 仿真的?
高速数字电路中，为了提高旗子暗记质量，降落布线难度，一样平常采取多层板，分配专门的电源层，地层。
56、在布局、布线中如何处理才能担保50M 以上旗子暗记的稳定性?
高速数字旗子暗记布线，关键是减小传输线对旗子暗记质量的影响。因此，100M 以上的高速旗子暗记布局时哀求旗子暗记走线只管即便短。数字电路中，高速旗子暗记是用旗子暗记上升延韶光来界定的。而且，不同种类的旗子暗记(如TTL，GTL，LVTTL)，确保旗子暗记质量的方法不一样。
57、室外单元的射频部分，中频部分，乃至对室外单元进行监控的低频电路部分每每采取支配在同一PCB 上，叨教对这样的PCB 在材质上有何哀求?如何防止射频，中频乃至低频电路相互之间的滋扰?
稠浊电路设计是一个很大的问题。很难有一个完美的办理方案。
一样平常射频电路在系统中都作为一个独立的单板进行布局布线，乃至会有专门的屏蔽腔体。而且射频电路一样平常为单面或双面板，电路较为大略，所有这些都是为了减少对射频电路分布参数的影响，提高射频系统的同等性。相对付一样平常的FR4 材质，射频电路板方向与采取高Q 值的基材，这种材料的介电常数比较小，传输线分布电容较小，阻抗高，旗子暗记传输时延小。在稠浊电路设计中，虽然射频，数字电路做在同一块PCB 上，但一样平常都分成射频电路区和数字电路区，分别布局布线。之间用接地过孔带和屏蔽盒屏蔽。
58、对付射频部分，中频部分和低频电路部分支配在同一PCB 上，mentor 有什么办理方案?
Mentor 的板级系统设计软件，除了基本的电路设计功能外，还有专门的RF 设计模块。在RF 事理图设计模块中，供应参数化的器件模型，并且供应和EESOFT 等射频电路剖析仿真工具的双向接口;在RF LAYOUT 模块中，供应专门用于射频电路布局布线的图案编辑功能，也有和EESOFT 等射频电路剖析仿真工具的双向接口，对付剖析仿真后的结果可以反标回事理图和PCB。同时，利用Mentor 软件的设计管理功能，可以方便的实现设计复用，设计派生，和协同设计。大大加速稠浊电路设计进程。手机板是范例的稠浊电路设计，很多大型手机设计制造商都利用Mentor 加安杰伦的eesoft 作为设计平台。
59、在一块12 层PCb 板上，有三个电源层2.2v，3.3v，5v，将三个电源各作在一层，地线该如何处理?
一样平常说来，三个电源分别做在三层，对旗子暗记质量比较好。由于不大可能涌现旗子暗记跨平面层分割征象。跨分割是影响旗子暗记质量很关键的一个成分，而仿真软件一样平常都忽略了它。对付电源层和地层，对高频旗子暗记来说都是等效的。在实 际 中，除了考虑旗子暗记质量外，电 源 平 面 耦 合( 利 用相邻地平面降落电源平面互换阻抗)，层迭对称，都是须要考虑的成分。
60、PCB 在出厂时如何检讨是否达到了设计工艺哀求?
很多PCB 厂家在PCB 加工完成出厂前，都要经由加电的网络通断测试，以确保所有联线精确。同时，越来越多的厂家也采取x 光测试，检讨蚀刻或层压时的一些故障。对付贴片加工后的成品板，一样平常采取ICT测试检讨，这须要在PCB 设计时添加ICT 测试点。如果涌现问题，也可以通过一种分外的X 光检讨设备打消是否加工缘故原由造成故障。
61、在芯片选择的时候是否也须要考虑芯片本身的esd 问题?
不论是双层板还是多层板，都应只管即便增大地的面积。在选择芯片时要考虑芯片本身的ESD 特性，这些在芯片解释中一样平常都有提到，而且纵然不同厂家的同一种芯片性能也会有所不同。设计时多加把稳，考虑的全面一点，做出电路板的性能也会得到一定的担保。但ESD 的问题仍旧可能涌现，因此机构的防护对ESD 的防护也是相称主要的。
62、在做pcb 板的时候，为了减小滋扰，地线是否该当构成闭和形式?
在做PCB 板的时候，一样平常来讲都要减小回路面积，以便减少滋扰，布地线的时候，也不应布成闭合形式，而是布成树枝状较好，还有便是要尽可能增大地的面积。
63、如果仿真器用一个电源，pcb 板用一个电源，这两个电源的地是否该当连在一起?
如果可以采取分离电源当然较好，由于如此电源间不易产生滋扰，但大部分设备是有详细哀求的。既然仿真器和PCB 板用的是两个电源，按我的想法是不该将其共地的。
64、一个电路由几块pcb 板构成，他们是否该当共地?
一个电路由几块PCB 构成，多数是哀求共地的，由于在一个电路中用几个电源毕竟是不太实际的。但如果你有详细的条件，可以用不同电源当然滋扰会小些。
65、设计一个手持产品，带LCD，外壳为金属。测试ESD 时，无法通过ICE-1000-4-2 的测试，CONTACT 只能通过1100V，AIR 可以通过6000V。ESD 耦合测试时，水平只能可以通过3000V，垂直可以通过4000V 测试。CPU 主频为33MHZ。有什么方法可以通过ESD 测试?
手持产品又是金属外壳，ESD 的问题一定比较明显，LCD 也恐怕会涌现较多的不良征象。如果没办法改变现有的金属材质，则建议在机构内部加上防电材料，加强PCB 的地，同时想办法让LCD 接地。当然，如何操作要看详细情形。
66、设计一个含有DSP，PLD 的系统，该从那些方面考虑ESD?
就一样平常的系统来讲，紧张应考虑人体直接打仗的部分，在电路上以及机构上进行适当的保护。至于ESD 会对系统造成多大的影响，那还要依不同情形而定。干燥的环境下，ESD 征象会比较严重，较敏感风雅的系统，ESD 的影响也会相对明显。虽然大的系统有时ESD 影响并不明显，但设计时还是要多加把稳，只管即便防患于未然。
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