FIFO是什么？
First in, First out
代表前辈的数据先出 ，后进的数据后出，它代表的是一种前辈先出的设定。
在当代集成电路芯片中，随着设计规模不断扩大，一个别系里每每含有数个时钟，空想状态下我们希望所有数据传输都可以同步进行的，但设计究竟不是空想化的，多时钟域的产生一定会引出一个问题：如何设计异步时钟之间的接口电路？
这个时候，异步FIFO的代价和意义就显露无疑，大多数情形下我们所谈论的FIFO都是异步FIFO。
基本上所有IC设计的岗位，FPGA也好、数字IC也好、设计也好、验证也好，都须要对FIFO有足够的节制。
如果说，Verilog是IC设计门槛的话，那FIFO便是让你更上一层楼的阶梯。
无论你是科班同学，还是非科班转行，只是节制数电模电，Verilog还远远不足。
企业须要考察的知识技能有很多，显然FIFO便是最多问到的知识之一。
根据过往履历看，海思、字节跳动、阿里平头哥等大厂在口试时都提问过关于FIFO的干系问题。FIFO对付芯片工程师的主要性可见一斑。
相信大家平时所搜集的IC笔试题和口试题中，自然也少不了FIFO的身影：
你对fifo熟习吗？谈谈如何判断fifo的空满状态？
fifo有同步的和异步的，它们有什么差异？
对付异步fifo，如何处理空满时的同步问题？还可以采取什么方法？
。。。
试问，以目前你所节制的知识，是否能在口试的时候对答如流？
你的对手自傲从容地答出了精确答案，你则是支支吾吾说不出话，那这场面试的结果相信可以不言而喻了。
目前，我们可以将同学们大致分为三种类型：
刚刚理解IC设计，什么都不懂：“FIFO是啥？我连数电模电都还没看呢？”科班同学或转行有一段韶光：“FIFO我知道，但详细要节制什么，理解什么？”对FIFO有一定认知的：“我理解FIFO，但我还须要知道怎么去运用，怎么更进一步。”知其然还要知其以是然，这是一个IC设计工程师须要保持到底的理念。
制胜的关键就在于比别人学的更多，为了让大多数同学可以理解FIFO，节制FIFO，IC修真院年末推出一堂公开课：
数字IC精讲课|教你一步一脚印零根本学懂FIFO
本次课程由IC修真院拥有十多年履历的工程师深入讲解FIFO设计并配套例题，讲练结合。
韶光在100分钟旁边，从FIFO事理、FIFO运用处景、FIFO深度宽度三个部分展开，帮助大家快速节制FIFO设计方法。
公开课大纲：
FIFO是什么？有哪些运用处景？在行业里是如何被广泛运用的？FIFO的事理是什么？在设计一款FIFO前须要考虑什么？从工程师角度出发，拿到FIFO模块，在事情中的流程是若何的？在ASIC前端口试中被问到异步FIFO时，如何对答如流？直播过程中我们会统计出大家提的问题，在末了的答疑环节中，老师会统一解答，由于直播韶光有限，如果有问题没有来得及回答或者遗漏掉，大家也可以加入我们的IC修真院学习互换群，专门有老师做课后答疑，大家也可以一起谈论，加深学习影象。
