文：一博科技 周伟
高速师长西席前面零零散散的写了一些DDR3系列的文章，虽然有小部分的案例说到了问题点，但那只是为了引出主题而写，而且只是点到为止，既然是案例，就要把问题的来龙去脉描述清楚，这个案例的问题是这样的：
某客户有一个板子须要新增一部分功能，想将原来的小板改为大板，但出于本钱考虑，又将原来的8层板改为了6层板，板子做出来后在实际测试时DDR3只能降频到400MHz才能稳定事情，而之前的8层板可以稳定事情在533MHz,这两版的电源供给情形基本同等，主控及DDR3芯片的型号和批次也是同等的。客户也是比较有履历的，做过多种考试测验如调度驱动及ODT等都没有改进，后来就找到了我们。
缘故原由剖析：大家都知道，一样平常DDR3运行不到额定的频率最直接的影响成分便是时序，时序裕量太小或不敷都会导致系统事情不稳定或根本就运行不上去。而影响DDR3时序的成分紧张有以下几点：电源噪声、串扰、等长匹配、旗子暗记质量等。只要上面几大点没出什么问题，DDR3出问题的几率也会相对少很多（条件是硬件事理和软件配置没问题）。下面我们就针对各种成分来各个击破，这种时候用打消法是比较好的。
电源噪声：电容分布基本上是0.1uF的电容，无其他容值的电容，适当增加几个大容值电容在低频的时候效果更好，但测试电源噪声只有20mV旁边，量级比较小，以是电源噪声的影响可以初步打消。
串扰问题：数据旗子暗记间距10.55mil，地址旗子暗记10mil；旗子暗记之间的间距为2H(W),线路中央间隔为3H(W)，若空间许可，间距可以适当加大。
旗子暗记与阁下的电源地网络不能太近，须要避免（小问题）
由于是3、4层内层走线，但从叠层看3、4层之间的间距已足够大，串扰问题影响比较小。
旗子暗记质量问题：此板DDR3地址、命令旗子暗记用了外部的上拉电阻，其余客户也已经调度过芯片驱动及ODT功能，以是旗子暗记质量问题也不大。
等长匹配问题：
1、主控芯片是否有write and read leveling(读写平衡)。经查此主控芯片为海内芯片厂家研发的，一样平常国产芯片须要格外把稳，由于读写平衡功能须要购买额外的IP，而看重本钱的国产芯片为了降落本钱，结果就可想而知了，具备此功能的芯片就相对的比较少了。那没有了这个功能，我们的DDR3常日就按照DDR2的约束规则来布线（就事论事，没有贬低国产芯片的意思，事实上我们都要支持国产哈，支持国产，从你我做起，希望国货越来越强！
）。
2、重点关注数据组与时钟（地址）的等长匹配。
正常事情的板子走线长度如下所示，地址与时钟的长度相差200mil内：
有欠缺的板子走线长度如下所示。
•数据组内做了严格等长，地址、掌握、时钟也做了等长，但数据与时钟相差较大，如下所示。
•地址旗子暗记均匀总长度2000mil减掉一个分支长度400mil,大致可以知道主控到个中一个颗粒的长度在1600mil,而数据旗子暗记最短的长度才550mil,之间相差比较大，超过了1000mil。
这也是前后两版差异最大的地方，由于主控芯片没有读写平衡功能，再加上由之前的8层板改成了6层板，布线空间的减少就使得我们的工程师没有过多的去绕线，而系统不能自动调度数据与时钟的偏差，终极导致时序裕量不足，这该当便是DDR3运行不到额定频率的紧张缘故原由。
问题来了：既然找到了紧张缘故原由，也无法调度主控内部的偏差，须要改版，在改版的时候要若何改才能担保系统能运行到额定频率呢（事理图等其他都没变）
