大算力芯片是承载数据和算法运行的平台，在当代科技社会中具有至关主要的地位。随着数字化、网络化、智能化的发展，各行各业对算力的需求越来越急迫，算力支撑着互联网、金融、科技、制造业等各个行业的发展和数字化转型，赋能人工智能、自动驾驶、智能物联网、高性能打算和元宇宙等运用处景。
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原文链接：我国团队公开“大芯片”架构：晶圆级系统+多模块互连（附论文下载）
为了设计出容量更大的打算芯片（只管速率可能不变），制造商们采取了两种策略：
一是将设备分解成小的芯片（chiplets）并将其连接起来；二是在整块硅晶圆上进行蚀刻。这两种方法都可以与2.5D和3D堆叠技能相结合，为芯片带来更大的容量和更多的功能。
然而，无论采取哪种方法，都受限于光刻设备的掩模版尺寸。也便是说同等芯片面积下，工艺节点是算力的决定成分，然而当前国际前辈制程尺寸（3nm）已逼近物理极限，技能发展趋缓。
▲ 孙凝晖院士报告《集成芯片前沿技能进展》
当前世界最前辈的EUV光刻设备由荷兰的ASML节制，是为300毫米硅晶圆定制的，其蚀刻面积为858mm2，这一尺寸已很难改变。过去三十年里，硅晶圆的尺寸从150mm逐渐增加到200mm再到300mm，从可见光光刻到浸润式光刻，再到极紫外光刻，也未改变这一限定。而450mm晶圆的制造对付多家大型制造商如IBM、英特尔、三星、台积电等来说属实过于繁芜，因此早在2015年就被放弃，并且纵然是450mm的硅晶圆，掩模的限定仍旧存在。
这种限定不仅影响了小芯片的设计谋略，还限定了在单个晶圆上的打算和内存块的大小。只管450mm的晶圆可能会带来某些惊人的效果，但目前的光刻技能并不支持一次性利用更大的掩模来蚀刻全体晶圆。因此，真正的寻衅在于如何更有效地构建互连，以最大程度优化打算和内存的潜力。
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01Big Chip晶圆级系统+多模块互连
近日，中国科学院打算技能研究所的研究团队在《Fundamental Research》期刊上揭橥了一篇题为“The Big Chip: Challenge, Model and Architecture”的论文，，深入磋商了光刻技能和chiplets的极限问题，并先容了一款名为“Zhejiang”的“Big Chip”（大芯片）。"大众年夜众号后台回答03获取论文。
大芯片将利用22 nm工艺，操持由中芯国际（SMIC）制造，由16 个小芯片组成，每个小芯片有16 个RISC-V核心。在当前的设计中，16个RISC-V处理器通过网络实现对称多处理，同时芯片模块之间也有链接，确保全体系统内存的共享和通信。 论文显示该设计能够在单一设备中扩展到100个芯片模块，这相称于一个包含1,600个核心的弘大系统。但研究团队并未透露这100个小芯片的配置办法及内存架构。
▲ Zhejiang RISC-V 小芯片的框图
左图展示了如何利用中介层将 16 个小芯片捆绑在一起形成一个具有共享内存的 256 核打算复合体，从而实现芯片间 (D2D) 互连。
从架构来看，该芯片确当前迭代的版本利用的是2.5D的中介层互连技能，但这种芯片模块设计完备可以作为晶圆级实现。研究职员对D2D互连作出如下阐明：“我们利用了基于韶光多路复用的通道共享技能进行接口设计。该方法可减少芯片间的旗子暗记数量，从而降落I/O打仗点和中介层布线的资源需求，有效简化基板设计。小芯片的I/O打仗点位于顶部金属层。”
▲ 芯片级集成与芯片级集成的制作与封装比较、IP复用方案
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Big Chip的晶体管数量将超1万亿个，总面积达数千平方毫米，采取小芯片封装或晶圆级打算和存储块集成。考虑到高性能打算和人工智能运用的需求，中科院很可能正在探索HBM 堆叠DRAM或类似英特尔和SK海力士的MCR内存这样的双泵浦主内存技能。此外，RISV-V内核可能会利用大量本地SRAM进行打算，这或将减少对HBM内存的依赖，并许可利用MCR 双泵浦技能加速DDR5内存。更细节的架构设计将很大程度上取决于详细的事情负载以及它们对内存容量和带宽的需求。
可以看到，该研究团队提出的这一新型架构，借鉴了Trilogy Systems在20世纪80年代的晶圆级系统设计和2020年Cerebras Systems的架构。据理解，特斯拉也在自主开拓“Dojo”超级打算芯片，虽然并非完备的晶圆级设计，但其核心布局有些许晶圆级设计的影子。
▲ 特斯拉Dojo实体架构仿照图
02大芯片互连技能的攻略秘籍
只管一个大芯片打算引擎作为多芯片模块或晶圆级系统非常吸引人，但关键在于如何连接这些设备以供应百亿亿级打算系统。
“对付当前和未来的超大规模打算，我们预测分层小芯片架构将是一种强大而灵巧的办理方案。分层小芯片架构被设计为多核多小芯片分层互连。在chiplet内部，核心之间采取超低延迟互连，而chiplet之间则采取低延迟互连，这得益于前辈的封装技能，从而最大限度地降落了高可扩展性系统中的片上延迟和NUMA效应。
在存储方面，系统采取了一个层次化的构造，包括核心内存、片上存储和片外存储。这三者在内存带宽、延迟、功耗和本钱方面都有所不同。在分层chiplet架构中，多个核心通过交叉交流机连接并共享一个高速缓存。这形成了一个“pod”构造，pod通过chiplet内网络进行互连。多个pod再组成一个chiplet，chiplet通过chiplet间网络进行互连，然后连接到片外存储。为了最大化性能，须要精心设计和优化这种层次构造。合理利用内存带宽来平衡不同打算层次的事情负载，可以显著提高小芯片系统的整体效率。精确的通信网络设计也可以确保小芯片在处理共享内存任务时能够高效协同事情。”中科院研究职员表示。
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▲ Big Chip处理器的体系构造
从处理器体系构造图中可以看到，大芯片的内核是“可编程”和“可重新配置”的，至于该研究团队将采取诸如IBM的Power系列处理器中利用的可变线程技能，亦或是在核心中稠浊利用CPU和FPGA组件，或者采取软件定义技能，目前还未可知。但可以肯定的是，这样的设计可以实现更灵巧的信息交互，从而实现系统的自动化与智能化。
大算力芯片在万物互联时期中发挥着空前主要的浸染。随着数据爆炸式增长和算法繁芜度不断提高，对算力芯片的哀求也越来越高。更迅速、更大带宽的算力芯片能够支持更聪慧、算力更强的城市培植，这同时也意味着资源更节省、安全更有保障、运行效率更高、居民生活更便利。中科院这次提出的Big Chip架构和干系系统的构想对付进一步探索和实现晶圆级架构，支撑更大算力芯片具有主要意义。
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图源：第一届集成芯片和芯粒大会、特斯拉官网、Fundamental Research
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