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1.PCIE1.0和2.0采取8b/10b编码，PCIE3.0往后采取128b/130b编码，这意味着PCIE传输的有效载容增加了，提升了很大的带宽
PCIE版本
编码
时钟
带宽（x1）
1.0
8b/10b
2.5GHz
250MB/s
2.0
8b/10b
5GHz
500MB/s
3.0
128b/130b
8GHz
985B/s
4.0
128b/130b
16GHz
1969MB/s
5.0
128b/130b
32GHz
3938MB/s
2.PCIE采取端到真个数据传送办法，下图为一个数据通路(Lane)的示例，采取了两组差分旗子暗记线。高速差分旗子暗记电气规范哀求发送端串接一个AC耦合电容，其余布线时也须要等长、等宽、贴近、同层。其余，差分旗子暗记的极性可以反转，支持错序连接，如D+接到D-上。
3.PCIE可以多lane连接，这些lane可以合在一起供应更高的带宽，如下表。
PCIE总线位宽
x1
x2
x4
x8
x12
x16
x32
峰值带宽/(GB/s)
3.9
7.9
15.8
31.5
47.3
63
126
其余，PCIE支持"Lane reversal"，例如x4的port0/1/2/3接对方的port3/2/1/0，有的芯片通过演习自动适应，有的则须要软件配置。
4.PCIe总线的层次构造如下图，包括事务层、数据链路层和物理层。
5.PCIE采取switch扩展链路，采取非透明桥连接两个处理器系统。
先大略先容根本知识，后面会深入先容PCIE的事情事理
