随着半导体工艺的飞速发展和芯片事情频率的提高，芯片的功耗迅速增加，而功耗增加又将导致芯片发热量的增大和可靠性的低落。因此，功耗已经成为深亚微米集成电路设计中的一个主要考虑成分。为了使产品更具竞争力，工业界对芯片设计的哀求已从纯挚追求高性能、小面积转为对性能、面积、功耗的综合哀求。而微处理器作为数字系统的核心部件，其低功耗设计对降落全体系统的功耗具有主要的意义。
本文首先先容了微处理器的功耗来源，重点先容了常用的低功耗设计技能，并对今后低功耗微处理器设计的研究方向进行了展望。
一、微处理器的功耗来源
研究微处理器的低功耗设计技能，首先必须理解它的功耗来源。高层次仿真得出的结论如图1所示。
从图1中可以看出，时钟单元(Clock)功耗最高，由于时钟单元有时钟发生器、时钟驱动、时钟树和钟控单元的时钟负载;数据通路(Datapath)是仅次于时钟单元的部分，其功耗紧张来自运算单元、总线和寄存器堆。除了上述两部分，还有存储单元(Memory)，掌握部分和输入/输出 (Control，I/O)。存储单元的功耗与容量干系。
如图2所示，CMOS电路功耗紧张由3部分组成：电路电容充放电引起的动态功耗，结反偏时泄电流引起的功耗和短路电流引起的功耗。个中，动态功耗是最紧张的，占了总功耗的90%以上，表达式如下：
式中：f为时钟频率，C1为节点电容，α为节点的翻转概率，Vdd为事情电压。
二、常用的低功耗设计技能
低功耗设计足一个繁芜的综合性课题。就流程而言，包括功耗建模、评估以及优化等;就设计抽象层次而言，包括自系统级至版图级的所有抽象层次。同时，功耗优化与系统速率和面积等指标的优化密切干系，须要折中考虑。下面谈论常用的低功耗设计技能。
1.动态电压调节
由式(1)可知，动态功耗与事情电压的平方成正比，功耗将随着事情电压的降落以二次方的速率降落，因此降落事情电压是降落功耗的有力方法。但是，仅仅降落事情电压会导致传播延迟加大，实行韶光变长。然而，系统负载是随韶光变革的，因此并不须要微处理器所有时候都保持高性能。动态电压调节DVS (Dynarnic Voltage Scaling)技能降落功耗的紧张思路是根据芯片事情状态改变功耗管理模式，从而在担保性能的根本上降落功耗。在不同模式下，事情电压可以进行调度。为了精确地掌握DVS，须要采取电压调度模块来实时改变事情电压，电压调度模块通过剖析当前和过去状态下系统事情情形的不同来预测电路的事情负荷。
2.门控时钟和可变频率时钟
如图1所示，在微处理器中，很大一部分功耗来自时钟。时钟是惟一在所有韶光都充放电的旗子暗记，而且很多情形下引起不必要的门的翻转，因此降落时钟的开关活动性将对降落全体系统的功耗产牛很大的影响。门控时钟包括门控逻辑模块时钟和门控寄存器时钟。门控逻辑模块时钟对时钟网络进行划分，如果在当前的时钟周期内，系统没有用到某些逻辑模块，则暂时割断这些模块的时钟旗子暗记，从而明显地降落开关功耗。图3为采取“与”门实现的时钟掌握电路。门控寄存器时钟的事理是当寄存器保持数据时，关闭寄存器时钟，以降落功耗。然而，门控时钟易引起毛刺，必须对旗子暗记的时序加以严格限定，并对其进行仔细的时序验证。
另一种常用的时钟技能便是可变频率时钟。它根据系统性能哀求，配置适当的时钟频率以避免不必要的功耗。门控时钟实际上是可变频率时钟的一种极限情形(即只有零和最高频率两种值)，因此，可变频率时钟比门控时钟技能更加有效，但须要系统内嵌时钟产生模块PLL，增加了设计繁芜度。去年Intel公司推出的采取前辈动态功耗掌握技能的Montecito处理器，就利用了变频时钟系统。该芯片内嵌一个高精度数字电流表，利用封装上的眇小电压降打算总电流;通过内嵌的一个32位微处理器来调度主频，达到64级动态功耗调度的目的，大大降落了功耗。
3.并行构造与流水线技能
并行构造的事理是通过捐躯面积来降落功耗。将一个功能模块复制为n(n≥2)个相同的模块，这些模块并行打算后通过数据选择器选择输出，采取二分频的并行构造，如图4所示。
并行设计后，由于有多个模块同时事情，提高了吞吐能力，可以把每个模块的速率降落为原来的l/n。根据延时和事情电压的线性关系，事情电压可以相应降落为原来的l/n，电容增大为原来的n倍，事情频率降落为原来的l/n，根据式(1)功耗降落为原来的1/n2。并行设计的关键是算法设计，一样平常算法中并行打算的并行度每每比较低，并行度高的算法比较难开拓。例如：若原模块的功耗为P=a×CL×V2dd×f，采取二分频构造，由于增加了一个模块和数据选择器，全体电容负载为2.2CL，事情频率为f/2，事情电压可以降为O.6 V，则其功耗为：
由此可见，二分频并行构造在保持原有电路性能的同时降落了60%的功耗。
流水线技能实质上也是一种并行。把某一功能模块分成n个阶段进行流水作业，每个阶段由一个子模块来完成，在子模块之间插入寄存器，如图5所示。若事情频率不变，对某个模块的速率哀求仅为原来的1/n，则事情电压可以降落为原来的1/n，电容的变革不大(寄存器面积占的比例很小)，功耗可降落为原来的 1/n2，面积基本不变，但增加了掌握的繁芜度。例如，若原模块的功耗为P=α×C1×V2dd×f，采取流水线技能，由于增加了寄存器，全体电容负载为 1.2CL，事情频率不变，事情电压降为0.6 V，则其功耗为：
由此可见，流水线技能能显著降落系统功耗。
通过流水线技能和并行构造降落功耗的条件是电路事情电压可变。如果事情电压固定，则这两种方法只能提高电路的事情速率，并相应地增加了电路的功耗。在深亚微米工艺下，事情电压已经比较靠近阈值电压，为了使事情电压有足够的低落空间，该当降落阔值电压;但是随着阈值电压的降落，亚阈值电流将呈指数增长，静态功耗迅速增加。因此，电压的低落空间有限。
4.低功耗单元库
设计低功耗单元库是降落功耗的一个主要方法，包括调度单元尺寸、改进电路构造和版图设计。用户可以根据负载电容和电路延时的须要选择不同尺寸的电路来实现，这样会导致不同的功耗，因此可以根据须要设计不同尺寸的单元。同时，为常用的单元选择低功耗的实现构造，如触发器、锁存器和数据选择器等。
5.低功耗状态机编码
状态机编码对旗子暗记的活动性具有主要影响，通过合理选择状态机状态的编码方法，减少状态切换时电路的翻转，可以降落状态机的功耗。其原则是：对付频繁切换的相邻状态，只管即便采取相邻编码。例如：Gray码在任何两个连续的编码之间只有一位的数值不同，在设计计数器时，利用Gray码取代二进制码，则计数器的改变次数险些减少一半，显著降落了功耗;在访问相邻的地址空间时，其跳变次数显著减少，有效地降落了总线功耗。
6.Cache的低功耗设计
作为当代微处理器中的主要部件，Cache的功耗约占全体芯片功耗的30%～60%，因此设计高性能、低功耗的Cach构造，对降落微处理器的功耗有明显浸染。Cache低功耗设计的关键在于降落失落效率，减少不必要的操作。常日用来降落Cache功耗的方法有以下两种：一种是从存储器的构造出发，设计低功耗的存储器，例如采取基于CAM的Cache构造;另一种是通过减少对Cache的访问次数来降落功耗。
以上紧张是从硬件的角度来实现功耗的降落。除了硬件方法，通过软件方面的优化，也能显著地降落功耗。例如：在Crusoe处理器中，采取高效的超长指令 (VLIW)、代码领悟(Code Morphing)技能、LongRun电源管理技能和RunCooler事情温度自动调节等创新技能，得到了良好的低功耗效果。
三、微处理器的低功耗设计研究展望
功耗是微处理器设计长期面临的问题，剖析当前的研究状况，未来的低功耗微处理器设计研究有如下发展趋势：
首先，系统级的低功耗设计研究。抽象层次越高，采取低功耗技能功耗可降落的比例越大。
其次，面向功耗的软硬件协同设计。而向功耗的软硬件协同设计可以得到功耗优化的系统架构，再合营有效的功耗管理，可以大大降落终极的功耗。
再次，异步电路的研究。同步电路的时钟功耗在全体系统的功耗中占了相称大的比例。异步逻辑无需全局时钟，而是采取握手旗子暗记折衷模块问的事情，减少了时钟驱动和同步电路中很多不必要的翻转，从而有效地降落了功耗。然而，异步电路实现困难，且缺少EDA软件的支持，因而还有待于进一步的研究。
四、结论
本文先容了低功耗微处理器的研究现状，谈论了几种常用的微处理器低功耗设计技能，展望了低功耗微处理器设计研究的发展趋势。
