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图1 时钟电路
针对时钟电路PCB设计有以下把稳事变：
1、晶体电路布局须要优先考虑，布局整体紧凑，布局时应与芯片在同一层并只管即便靠近放置，以避免打过孔，晶体走线尽可能的短，阔别滋扰源，只管即便阔别板边缘；
（图片来自网络侵删）
2、如果涌现晶体电路在布局过程中与芯片放置在不同层的情形，应尽可能的让靠近芯片，让走线变短，并须要将晶体走线全程进行包地处理，以避免被滋扰；
3、晶体以及时钟旗子暗记走线须要全程包地处理，包地线每隔200-300mil至少添加一个GND过孔，并且必须担保邻层的地参考面完全，如图2所示；
4、晶体确当前层可环绕其进行GND走线形成地环，在地环放置GND过孔，连接到相邻的GND平面层，用以隔离噪声，如图3所示。
图2 晶体布局布线
图3 晶振布局布线
4、时钟走线Xin与Xout以及晶体下方投影区域禁止任何走线，避免噪声耦合进入时钟电路；
6、晶体下面相邻层必须担保完全的参考平面，避免涌现跨分割征象，有助于隔离噪声，保持晶体输出，如下图4所示。
图4 第二层为完全的参考平面
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