(1.武汉大学 电子信息学院，湖北 武汉430072；2.武汉大学 地球空间信息技能协同创新中央，湖北 武汉430079)
提出一种基于时分复用事理的双频段多通道数字吸收机DDC模块的设计方法，并利用FPGA的数控振荡器和FIR滤波器的IP核完成了DDC模块的设计与实现。仿真结果表明，该设计实现了数字混频、抽取和滤波的功能，与其他设计方案比拟表明，本方案有效地减少了FPGA资源的利用量，降落了硬件设计的繁芜度，节约了硬件本钱。
数字吸收机；同时双频段；多通道；数字下变频；时分复用
TN957
文献标识码：A
10.16157/j.issn.0258-7998.2016.06.012
中文引用格式：黄世锋，陈章友，张兰，等. 多通道雷达数字吸收机数字下变频设计[J].电子技能运用，2016，42(6)：46-48，55.
英文引用格式：Huang Shifeng，Chen Zhangyou，Zhang Lan，et al. Design of multi-channel digital down-converter of digital radar receiver[J].Application of Electronic Technique，2016，42(6)：46-48，55.
0 弁言
高频地波雷达利用高频电磁波沿高电导率海水表面的绕射特性，实现对海洋状态环境（如风、浪、流等海洋动力学参数）和海面移动目标的超视距探测[1]。吸收机是雷达系统的核心组件，直接影响雷达系统的总体技能指标。传统高频地波雷达吸收机常采取高中频构造，通过仿照前端来实现对吸收旗子暗记的放大、滤波、混频和中频输出等。随着软件无线电技能与超大规模集成电路的迅速发展，吸收机的全数字化已成为一种趋势[2]。全数字吸收机通过对吸收天线所收到的回波旗子暗记进行直接采样后，后续的处理如旗子暗记的混频、滤波、抽取等部分由数字下变频(Digital Down-Converter，DDC)模块来完成。全数字化吸收机仿照前端设计大大简化，在减小了设备的体积和繁芜度的同时，也有利于提高系统的通道同等性，相对付传统吸收机，在系统的可靠性、稳定性、平台通用性等方面均具有明显的上风。因此，目前高频地波雷达吸收机的设计逐渐开始采取全数字化设计。
DDC模块作为吸收机的一个关键部分，相对付单通道吸收情形，双频多通道吸收机DDC功能的实现要繁芜得多。文献[3]采取4个DDC模块来实现同时双频段8通道DDC。利用可编程门阵列(Field Programmable Gate Array，FPGA)可较方便地实现单通道DDC，但该方案采取并行办法，每个通道单独利用一个下变频模块，虽然实现起来大略，但会占用过多FPGA资源，而且会增加功耗。FPGA数控振荡器(Numerical Controlled Oscillator，NCO)和有限冲击相应(Finite Impulse Response，FIR)滤波器的IP核都支持多通道时分复用功能[4]，可借此完成多通道DDC。
本文提出一种基于时分复用的思路完成双频8通道DDC设计的方法，仿真结果表明，基于该方法实现的DDC模块在确保实现预期功能的同时，大大降落了FPGA开销，节省了系统资源。
1 DDC设计事理
DDC模块包括数字混频器、NCO、抽取滤波3部分[5]。单通道DDC一样平常构造如图1所示。NCO是旗子暗记产生器，产生混频时正交本振旗子暗记cos(ω0n)与sin(ω0n)，个中ω0为本振频率。数字混频器将吸收的高速采样旗子暗记x(n)分别与正交本振旗子暗记相乘，产生正交的I、Q两路旗子暗记。
设输入的离散解析旗子暗记为：
抽取序列的频谱是原始序列频谱经频移和D倍展宽后D个频谱叠加和。抽取信号经滤波器滤波可以得到基带旗子暗记，常日由设计得当的积分梳状滤波器（Cascaded Integrator Comb，CIC）[6]、半带滤波器（Half Band，HB）[7]、或FIR滤波器来完成，设计滤波器时需防止频谱混叠。
2 多通道吸收机DDC设计
2.1 吸收机整体设计
设计的高频雷达数字吸收机同时事情在高低两个频段，对应两个发射通道，8个吸收通道。天线吸收的旗子暗记首先经由带通滤波器，经8通道模数转换器（Analog-to-Digital Converter，ADC）采样，采样后的旗子暗记送至FPGA，完成数字下变频和数据上传。FPGA还完成发射波形的数字产生，数字旗子暗记经两通道的数模转换器（Digital-to-Analog Converter，DAC）转换成仿照旗子暗记，末了经由带通滤波器滤波送至发射机。
2.2 NCO
NCO产生两路正交线性调频旗子暗记的同相分量和正交分量。吸收端是高低频段同时事情，混频时须要两个NCO，分别产生高低两个频段的两路本振旗子暗记。NCO IP核支持多通道时分复用功能，用一个IP核即可。经ADC转换的旗子暗记数据率是48 MS/s，NCO产生的本振旗子暗记数据率也是48 MS/s，NCO IP核的事情时钟定为96 MHz，通道数设为2。
2.3 数字混频器
采取正交混频机制，正交混频可避免实旗子暗记频谱存在正负对称频率问题[8]，混频时对高低频段进行时分复用，即单通道吸收的高低两个频段旗子暗记在一个混频器里进行混频，可减少一半混频器的数目。混频器输入旗子暗记的数据率是48 MS/s，数字混频器的事情频率设为96 MHz。这样每一通道经混频将高低频段的旗子暗记分开，采取正交混频，会产生I、Q两路旗子暗记，因此原来的每通道数据经由混频之后变成了4通道数据，抽取滤波的通道数变为32。
2.4 抽取滤波器组
正交混频后通道数为32，每通道的数据率为48 MS/s，DDC之后进行1 024点的快速傅里叶变换，发射波形周期是250 ms，则变换之前的数据率为1 K/250 ms=4 KS/S，故DDC抽取倍数为48(MS/S)/4(KS/S)=12 000。为实现12 000倍的抽取与滤波，我们设计了8级滤波器级联办法的抽取滤波器组，如图2所示，前四级利用HB滤波器，每级抽取2倍，第五级到第七级FIR滤波器抽取倍数均为5，末了一级FIR滤波器抽取倍数为6。详细来看，系统抽取滤波模块的事情时钟是144 MHz，针对HB1来说，输入HB1旗子暗记数据率为48 MS/S，它的时分复用因子M=3，要完成32通道的抽取滤波须要HB1数目为11，依次可以打算出每级滤波器的数目：6个HB2，3个HB3，2个HB4，LPF1、LPF2、LPF3、LPF4的数目都是1。
各级滤波器的设计通过MATLAB的FDATool工具箱完成，相应参数如表1所示。
3 TDM多通道DDC实现
在Quartus里例化相应IP核，搭建全体DDC模块，模块寄存器传输级（RTL）框图如图3所示。fmcw_gen模块是数字本振模块，产生高低两个频段正交混频须要的本振旗子暗记；mixer模块是数字混频器模块，实现8通道的数字混频；ddc模块是8级FIR滤波器构成的抽取滤波模块，完成32通道的抽取滤波功能。
4 结果剖析
4.1 多通道DDC仿真结果
多通道DDC仿真由Modelsim完成。由于调频连续波周期为250 ms，在Modelsim里仿真起来耗时特殊长，仿真简化处理如下：用单一频率的正弦波来代替线性调频中断连续波，8通道只仿真第一个通道，即只给第一个通道供应数据，其他通道输入为零。
仿真参数设定：低频段本振旗子暗记7.53 MHz，高频段旗子暗记11.56 MHz；混频输入的测试旗子暗记是11.560 4 MHz和7.529 9 MHz两个正弦波的叠加。将Modelsim仿真的数据导入MATLAB做频谱剖析，结果如下。
经打算，混频之后高频段旗子暗记有4个频率：f1=400 Hz、f2=4.031 MHz、f3=19.159 MHz、f4=23.124 MHz；低频段旗子暗记有4个频率：f1=100 Hz、f2=4.030 4 MHz、f3=15.059 9 MHz、f4=19.090 4 MHz。LPF4的通带截止频率是0.8 KHz，经由LPF4输出只有100 Hz和400 Hz的旗子暗记，图4是LPF4的输出结果，从图中看到高频段只有400 Hz的旗子暗记，低频段只有100 Hz的旗子暗记，表明抽取滤波结果精确。
LPF3的输出，理论上高频段只有400 Hz的旗子暗记，低频段只有100 Hz的旗子暗记，仿真结果与理论值同等。由于篇幅限定这里未给出，其他滤波器的仿真结果也与理论值吻合，这里未逐一列出。整体的仿真结果表明本文提出的多通道数字下变频实现方法是可行的。
4.2 时分复用与并行单通道模式资源比拟
Quartus编译工程可以查看时分复用和并行单通道（往后简称并行模式）两种模式下资源的利用情形。在并行模式下，仅打算后四级FIR滤波器对资源的利用情形，表2给出了时分复用办法与并行办法滤波器组FPGA资源的利用情形。
时分复用情形下，虽利用了较多的HB1和HB2滤波器，但HB滤波器有一半的系数为零，比对称FIR设计时的打算量少了一半，且HB滤波器阶数不高，因此整体对FPGA资源花费不大。后四级FIR滤波器虽然阶数稍高，但每一级的滤波器数目都是1，对资源花费少。整体上节省资源。从表中可看出并行办法下存储块的利用是时分复用办法的近12倍，结果表明采取时分复用滤波器组的办法可节省较多FPGA资源。
5 结论
本文针对同时双频多通道全数字吸收机，提出了一种比较节省FPGA资源的多通道DDC 实现方法，其核心是对NCO、混频器及FIR滤波器IP核的时分复用，用一个滤波器组完成了32通道数据的抽取滤波处理，把数据的速率从48 MS/s降为4 kS/s。时分复用办法和传统并行办法进行DDC时FPGA资源利用情形比拟剖析表明，时分复用办法节省较多FPGA资源，是一种比较有效的设计。仿真结果表明，本文设计的DDC仿真结果与理论吻合。时分复用FIR滤波器IP核进行多通道DDC是一种比较可取的办法，通道数连续增加时，该方法仍旧适用，可相应提高IP核的事情时钟频率，增加IP核的通道数。这种方法会在多通道全数字吸收机里得到比较广泛的运用。
参考文献
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