硬件设计基本原则
（1）速率与面积平衡和互换原则：一个设计如果时序余量较大，所能跑的频率远高于设计哀求，能可以通过模块复用来减少全体设计花费的芯片面积，这便是用速率上风换面积的节约；反之，如果一个设计的时序哀求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对全体设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速率的提高。
（2）硬件原则：理解HDL实质；
（3）系统原则：整体把握；
（4）同步设计原则：设计时序稳定的基本原则。
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Verilog作为一种HDL措辞，对系统行为的建模办法是分层次的。比较主要的层次有系统级（system）、算法级（Algorithm）、寄存器传输级（RTL）、逻辑级（Logic）、门级（Gate）、电路 开关级（Switch）。
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实际事情中，除了描述仿真 测试勉励（Testbench）时利用for循环语句外，极少在RTL级编码中利用for循环，这是由于for循环会被综合器展开为所有变量情形的实行语句，每个变量独立占用寄存器资源，不能有效的复用硬件逻辑资源，造成巨大的摧残浪费蹂躏。一样平常常用case语句代替。
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if…else…和case在嵌套描述时是有很大差异的，if…else…是有优先级的，一样平常来说，第一个if的优先级最高，末了一个else的优先级最低。而case语句是平行语句，它是没有优先级的，而建立优先级构造须要耗费大量的逻辑资源，以是能用case的地方就不要用if…else…语句。
补充：1.也可以用if…; if…; if…;描述不带优先级的“平行”语句。
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FPGA 一样平常触发器资源比较丰富，而CPLD组合逻辑资源更丰富。
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FPGA和CPLD的组成：
FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式 块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。
CPLD的构造相比拟较大略，紧张由可编程I/O单元、基本逻辑单元、布线池和其他赞助功能模块组成。
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Block RAM：
3种块RAM构造，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit)。
M512 RAM：适宜做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；
M4K RAM：适用于一样平常的需求
M-RAM：适宜做大块数据的缓冲区。
Xlinx 和 Latti ce FPGA的LUT可以灵巧配置成小的RAM、ROM、FIFO等存储构造，这种技能被称为分布式RAM。
补充：但是在一样平常的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于本钱的考虑。以是只管即便采取外接存储器。
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善用芯片内部的PLL或DLL资源完成时钟的分频、倍频率、移相等操作，不仅简化了设计，并且能有效地提高系统的精度和事情稳定性。
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异步电路和同步时序电路的差异
异步电路：
电路核心逻辑有用组合电路实现；
异步时序电路的最大缺陷是随意马虎产生毛刺；
不利于器件移植；
不利于静态时序剖析（STA）、验证设计时序性能。
同步时序电路：
电路核心逻辑是用各种触发器实现；
电路紧张旗子暗记、输出旗子暗记等都是在某个时钟沿驱动触发器产生的；
同步时序电路可以很好的避免毛刺；
利于器件移植；
利于静态时序剖析（STA）、验证设计时序性能。
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同步设计中，稳定可靠的数据采样必须屈服以下两个基本原则：
（1）在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup韶光之久，这条原则简称知足Setup韶光原则；
（2）在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称知足Hold韶光原则。
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同步时序设计把稳事变：
异步时钟域的数据转换。
组合逻辑电路的设计方法。
同步时序电路的时钟设计。
同步时序电路的延迟。同步时序电路的延迟最常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，比拟较大的和分外定时哀求的延时，一样平常用高速时钟产生一个计数器，根据计数产生延迟；对付比较小的延迟，可以用D触发器打一下，这样不仅可以使旗子暗记延时了一个时钟周期，而且完成了旗子暗记与时钟的初次同步。在输入旗子暗记采样和增加时序约束余量中利用。其余，还有用行为级方法描述延迟，如“#5 a<=4’0101；”这种常用于仿真测试勉励，但是在电路综合时会被忽略，并不能起到延迟浸染。
Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一样平常来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定便是用寄存器实现。
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常用设计思想与技巧
（1）乒乓操作；
（2）串并转换；
（3）流水线操作；
（4）异步时钟域数据同步。是指如何在两个时钟不同步的数据域之间可靠地进行数据交流的问题。数据时钟域不同步紧张有两种情形：
两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。
两个时钟频率根本不同，简称异频问题。
两种不推举的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调度采样；另一种是盲目利用时钟正负沿调度数据采样。
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模块划分基本原则：
（1）对每个同步时序设计的子模块的输出利用寄存器（用寄存器分割同步时序模块原则）。
（2）将干系逻辑和可以复用的逻辑划分在同一模块内（呼应系统原则）。
（3）将不同优化目标的逻辑分开。
（4）将送约束的逻辑归到同一模块。
（5）将存储逻辑独立划分成模块。
（6）得当的模块规模。
（7）顶层模块最好不进行逻辑设计。
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组合逻辑的把稳事变
（1）避免组合逻辑反馈环路（随意马虎毛刺、振荡、时序违规等）。
办理：
A、牢记任何反馈回路必须包含寄存器；
B、检讨综合、实现报告的warning信息，创造反馈回路（combinational loops）后进行相应修正。
（2）更换延迟链。
办理：用倍频、分频或者同步计数器完成。
（3）更换异步脉冲产生单元（毛刺天生器）。
办理：用同步时序设计脉冲电路。
（4）慎用锁存器。
办理：
A、利用完备的if…else语句；
B、检讨设计中是否含有组合逻辑反馈环路；
C、对每个输入条件，设计输出操作，对case语句设置default操作。特殊是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作。
D、如果利用case语句时，特殊是在设计状态机时，只管即便附加综合约束属性，综合为完备条件case语句。
小技巧：仔细检讨综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中天生的latch。
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时钟设计的把稳事变
同步时序电路推举的时钟设计方法：
时钟经全局时钟输入引脚输入，通过FPGA内部专用的PLL或DLL进行分频/倍频、移相等调度与运算，然后经FPGA内部全局时钟布线资源驱动到达芯片内所有寄存器和其他模块的时钟输入端。
FPGA设计者的5项基本功：仿真、综合、时序剖析、调试、验证。
对付FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：
1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 综合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 时序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 调试：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 验证：Modelsim, Quartus II(Test Bench Template Writer)
节制HDL措辞虽然不是FPGA设计的全部，但是HDL措辞对FPGA设计的影响贯穿于全体FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。
对付FPGA设计者来说，用好“HDL措辞的可综合子集”可以完成FPGA设计50%的事情——设计编码。
练好仿真、综合、时序剖析这3项基本功，对付学习“HDL措辞的可综合子集”有如下帮助：
1. 通过仿真，可以不雅观察HDL措辞在FPGA中的逻辑行为。
2. 通过综合，可以不雅观察HDL措辞在FPGA中的物理实现形式。
3. 通过时序剖析，可以剖析HDL措辞在FPGA中的物理实现特性。
对付FPGA设计者来说，用好“HDL措辞的验证子集”，可以完成FPGA设计其余50%的事情——调试验证。
1. 搭建验证环境，通过仿真的手段可以考验FPGA设计的精确性。
2. 全面的仿真验证可以减少FPGA硬件调试的事情量。
3. 把硬件调试与仿真验证方法结合起来，用调试办理仿真未验证的问题，用仿真担保已经办理的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的掩护。
FPGA设计者的这5项基本功不是伶仃的，必须结合利用，才能完成一个完全的FPGA设计流程。反过来说，通过完成一个完全的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完全的设计流程。如此反复，就可以逐步提高设计水平。采取这样的循规蹈矩、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。
市情上出售的有关FPGA设计的书本为了担保构造的完全性，对FPGA设计的每一个方面分开先容，每一方面虽然深入，但是由于短缺其他干系方面的支持，读者很难付诸实践，只有通读完备书才能对FPGA设计得到一个整体的认识。这样的书本，作为工程培训辅导书弗成，可以作为某一个方面进阶的参考书。
对付新入职的员工来说，他们每每对FPGA的整体设计流程有了初步认识，5项基本功的某几个方面可能很踏实。但是由于某个或某几个方面能力的欠缺，限定了他们独自完玉成部设计流程的能力。
入职培训的目的便是帮助他们节制整体设计流程，培养自我获取信息的能力，通过几个设计流程来回的演习，形成自我促进、自我发展的良性循环。在这一过程中，随着对事情涉及的知识的广度和深度的认识逐步清晰，新员工的自傲心也会逐步增强，对个人的发展方向也会逐步明确，才能积极主动地参与到工程项目中来。
