E组验证是ELECTRICAL VERIFICATION TESTS电气特性验证测试
本文将重点对E组的第6项FG ---- Fault Grading故障等级项目进行展开谈论。
FG项目，在AEC Q100测试流程图中的位置如上，它在Wafer制造和电性能测试部分均有涉及。
在表格中的先容非常大略，如下
大略的说FG便是见告芯片厂家如何对器件进行测试和验证，须要覆盖哪些故障及失落效类型，并且供应终极的测试覆盖率报告。
以是我们来看一下Q100-007附件
AEC Q100-007 REV-B Fault Simulation And Fault Grading1 适用范围
这种测试方法定义了故障分级流程，并指定了被测器件的制造测试程序必须检测到的故障级别。参数失落效不包括在内。故障分级的另一个术语是故障仿照。故障分级适用于所有数字电路，包括稠浊旗子暗记的数字部分和线性电路。故障分级不适用于电路的线性部分。
此外，本文档还涵盖了建模和逻辑仿真需求;假定的故障模型和故障仿真哀求;以及评估和报告测试覆盖率必须遵照的程序。
2 目的
器件质量由三个成分决定:
·故障模型的质量:故障模型是否充分仿照了制造过程中毛病的影响?
·故障覆盖范围:给定一个故障模型，针对这些故障测试多少电路节点?
·环境毛病激活条件:某些毛病仅在某些条件激活(电压、温度、频率)下表现出来(或更明显)。因此，这些激活条件须要反响在测试环境设置中才能有效。
此测试方法的目的是利用当前的故障仿照模型开拓器件的最佳故障覆盖率，以便最小化毛病并向终极用户报告故障覆盖率度量。
这种测试方法没有谈论故障模型的有效性，也没有谈论适当的激活条件。
3 定义
首先我们须要理解一下Single stuck-at fault(SSF)指逻辑门中一条旗子暗记线的逻辑状态,一贯固定在0或1，与其他旗子暗记线上的逻辑值无关。便是旗子暗记值被卡去世在0或者1，和产品逻辑状态没有任何关系了，以是此文后面都把Stuck-at翻译为卡滞，Single Stuck-at翻译为单个卡滞。Stuck-at fault定义在3.11，由于比较主要以是先先容一下，方便后面的理解。
3.1 堵塞故障 Block Fault
由于传播路径(到检测节点)被卡滞，因此测试卡在某个点无法进行的故障。
3.2 折叠故障 Collapsed Fault
每个故障等价分组对应一个卡滞故障。具有代表性的故障在等价分组中的故障单元中位于最下贱位置的故障。也便是说在同一个等价组中，仅须要测试这一个故障就可以。
3.3 毛病 Defect
电路生产过程的一种物理差异，它使受影响的产品表现与设计意图不同。
3.4 隐含检测 Detect by Implication
通过扫描链和链测试模式的测试过程中涌现的故障，或通过检测某一故障时涌现的另一种故障。
3.5 检测到故障 Detected Fault
一个已经造成测试卡滞的故障。
3.6 故障 Fault
可能的物理毛病行为的简化模型。常见的故障类型包括:
·卡滞模型:毛病被建模为将电路节点绑定到逻辑1或逻辑0上，与开关顺序无关。
·顺序模型:毛病被建模为抑制(或延迟)通过受影响电路的顺序过渡。例如包括转换延迟的故障。
·基于电流的模型(如IDDQ):毛病被建模为对电路中花费的静态或动态电流进行可丈量的结果影响。
3.7 故障覆盖率 Fault Coverage
故障分级过程的结果，个中[#故障检测到]/[#故障建模]决定了故障覆盖的级别。
3.8 故障等效 Fault Equivalence
如果两个卡滞故障具有完备相同的测试内容凑集，则它们是等价的。我们期望在单个库单元之间运用大略的等价规则。
3.9 故障分级 Fault Grading
基于仿真的过程，以确定针对给定故障模型的给定测试集的覆盖率。
3.10 冗余故障 Redundant Fault
一种单个卡滞故障SSF，对付该故障不存在测试条件，且既没有壅塞、绑定或未利用。
3.11 卡滞故障 Stuck-at Fault
1个单元的输入或输出或主输入或主输出，被固定为0(低)或1(高)的情形。
Single stuck-at fault(SSF)指逻辑门中一条旗子暗记线的逻辑状态,一贯固定在0或1,与其他旗子暗记线上的逻辑值无关。
3.12 测试 Test
为确定电路是否无端障而设计的一系列勉励和相应不雅观察。
3.13 测试覆盖率 Test Coverage
测试分级过程的结果，个中[#已检测到的缺点]/[(#已建模的缺点)-(#未检测到的缺点)]决定了测试覆盖率的级别。详见4.8节。
3.14 测试评分 Test Grading
根据干系故障模型集和每个干系电路块确定给定测试集覆盖范围的一种过程。
3.15 测试的故障 Testable Fault
可以测试到的单个卡滞故障SSF。
3.16 干系故障 Tied Fault
由于一个或多个掌握输入与一个逻辑值绑定，因此没有测试存在的单个卡滞故障。
3.17 检测不到的故障 Undetectable Fault
不可检测的故障是那些存在于模型和实际电路中，但不能通过旗子暗记通报到可不雅观察输出来验证的故障。详情请拜会4.7.2.4。
3.18 未检测到的故障 Undetected Fault
没有天生测试项的单个卡滞故障。
3.19 不可测试故障 Untestable Fault
没有测试存在的单个卡滞故障。
3.20 未利用的故障 Unused Fault
由于旗子暗记通报路径是浮动的，因此没有测试存在的单个卡在故障。
4 流程
图1 范例的故障仿真和故障分级流程图
4.1 器件仿真
仿真是研究集成电路中相互浸染参数之间关系的一种仿照过程。仿照器必须支持至少0(低)，1(高)和未知(U或X)逻辑状态。此外，仿照器必须支持适当的“强度”，以基于目标技能和设计实践实现精确的逻辑建模。
仿真利用足够精确的模型来仿照电路的行为。
集成电路可以用几个抽象层次来描述(见图2):
a.行为模型:根据集成电路实行的算法来描述。
b.功能模型:根据功能块内部和功能块之间的数据流和掌握旗子暗记来描述集成电路。这些块是由闩锁、寄存器和繁芜度相似的元素组成的。
c.逻辑模型:集成电路是根据开关元件(门和触发器)的互连来描述的，也被称为门或构造模型。
d.开关级模型:集成电路按照金属氧化物半导体电路的逻辑行为来描述。开关级模型由由晶体管连接的节点组成，也称为晶体管模型。
图2 集成电路器件仿真
4.4.1 仿真模型
建立无端障器件的仿真模型。器件的建模应在布尔门级别(逻辑模型)，并包括所有输入和输出。在晶体管级建模也是许可的。如果每个寄存器模型在内部布尔栅或晶体管级进行剖析，以实现卡滞1(SA1)和卡滞零测试覆盖，并将测试序列运用于外部寄存器节点，那么在寄存器级建模是许可的。
4.1.2 仿真数据库
用于仿照的数据库应包括设备内部的所有门，包括内存部分、仿照段和输入/输出引脚的高阻抗缓冲区。行为模型只许可对ram、rom、eprom、eeprom和设计仿照部分的功能进行建模。只要考虑故障分级的模块在门级建模，就可以利用其他模块的行为模型。
4.2 故障模型
图3和图4解释了与本文档干系的故障类型和故障模型。
图3 故障类型
故障模型
4.2.1 随机逻辑的可检测故障仿真
故障仿照是用来衡量一个已定义的输入测试向量的有序集的有效性，以检测被测器件中指定的一组建模故障。对付每个考虑到的故障位置，注入一个故障并实行电路仿照，以确定不雅观察值是否与良好电路的行为不同。接下来将谈论与本文档干系的随机逻辑的故障模型和覆盖率度量。
4.2.1.1卡滞故障模型
故障被定义为单个、卡滞1(SA1)或卡滞0(SA0)条件(更多信息请拜会第4.7节)。通过在无端障仿真中注入韶光零点(稳态)的故障来构建故障模型。假设输入卡滞故障与驱动考虑中的输入的输出发出的任何扇出分支隔离(拜会图5)。
图5 (a) 扇出逻辑 (b) 卡滞0
每个门输入和每个门输出须要建立两个故障模型，分别仿照每种故障类型(即SA1和SA0)。为了进行故障检测，必须对每一个故障模型进行测试。
卡滞故障的检测哀求如下:
a.故障引发(即将节点置于与故障状态相反的逻辑状态)
b.故障效应至少传播到一个设备引脚(即主输出)或扫描触发器数据输入
c.在测试仪上不雅观察低级输出(即扫描链输出)的预期逻辑值
4.2.1.2 功能故障模型
功能故障模型用于在一个抽象级别上建模毛病，这个抽象级别比单一的固定故障模型要高得多。这样的模型只能用于利用行为模型的设计。
4.2.1.3 IDDQ伪卡滞故障模型
伪卡滞故障模型是IDDQ测试中最常见的故障模型。它的优点是供应高毛病覆盖率，而不须要精确的晶体管级仿真模型。基于伪卡滞模型的IDDQ测试可以检测出传统卡滞故障模型测试可能遗漏的毛病。这些毛病包括一些相邻的桥接毛病和CMOS晶体管卡接条件。
卡滞和伪卡滞故障模型的差异可以通过比较每种故障模型的故障检测哀求来更好地描述。
4.2.1.3.1 传统卡滞故障须要进行以下检测:
a.故障被引发(即将节点置于与故障状态相反的逻辑状态)
b.故障效应传播到设备引脚(即主输出)
c.一次输出由测试职员对预期逻辑值进行频闪(即重复丈量)
4.2.1.3.2 IDDQ伪卡滞故障的检测方法如下:
a.故障被引发(同卡在故障)
b.故障效应仅传播到栅极或单元输出
c.完成IDDQ电流丈量
4.2.1.4 过渡延迟故障模型
过渡延迟(TD)故障仿照了栅极输入或输出真个大延迟毛病。TD故障模型与卡滞故障模型相似，但不同于将故障描述为卡滞1 (SA1)或卡滞0 (SA0)，而是将故障描述为慢降或慢升。TD故障仿照了由于其值变革缓慢而有缺陷的门输入或输出。
转换延迟故障的检测哀求如下:
a.节点进行低到高或高到低的转换触发故障
b.必须在一段韶光内将故障影响捕获到与功能转速计时相匹配的顺序元件中
c.故障效应传播到设备引脚(主输出)
d.一次输出由测试职员对预期逻辑值进行频闪(即重复丈量)
把稳:在节点组合连接到主输出而不是顺序元素的情形下，上面的b、c和d项可以用一个步骤更换。在这种情形下，故障效应必须在与功能转速计时相匹配的韶光段内达到频闪(即重复丈量)的主输出。
4.2.2 内存Memory可检测故障仿真
内存仿照包括耦合故障等项目，这是大多数著名的march测试所涵盖的。常日，内存内置自检(BIST)涵盖了许多难以量化或分类的不同内存故障。
4.2.2.1 ROM的故障
当所有位置都被读取，并且在读取过程中发生的缺点可能被传播到可不雅观察输出时，只读内存被认为是完备验证的。
4.2.2.2 RAM的故障
当每个位置都能在卡滞1(SA1)或卡滞0(SA0)条件下被检测到，并且地址解码电路已经充分运行，故障传播到可不雅观察输出时，随机访问存储器就被认为是完备验证的。测试方法该当被记录下来，并在用户哀求时呈现给他们。
4.2.2.3 RAM和ROM附加测试
常日须要对RAM和ROM元件进行额外的测试，以检测拓扑和参数故障。
4.2.2.4 先前的分级设计
先前分级设计只有ROM代码的变革时不须要重新分级全体器件，只要此ROM代码在任何一种设计中，都没有用于分级电路的其他部分。
4.3 故障检测
4.3.1 初始条件
在故障仿照开始时，每条逻辑线路和所有包含内存的组件的状态必须是未知的(U或X)。任何其他初始条件，包括任何线路或内存元素显式初始化为0(低)或1(高)，都必须证明并记录在案。如果在特定模型的每个实例中都进行了相同的初始化，那么记录一次初始化就足够了。
但是，必须解释模型的所有实例都受到了影响。
4.3.2 测试序列
将器件测试序列引入到单个卡滞故障模型中，仿照旗子暗记的传播。
4.3.3 检测标准
当无端障模型和故障模型之间存在设备输出值的逻辑差异(即0和1之间)时，就可以检测到故障。这种差异是勾引卡在条件下的结果。
4.4 故障列表
必须以确定的方法天生电路中所有建模故障的凑集的故障列表。不许可对建模的故障进行统计抽样。
4.5 仿照器/测试仪差异的文档
故障仿照器和测试职员利用的测试向量序列在格式或韶光上的任何差异都应记录在故障仿照报告中。
4.6 模块化设计
可以模块化和相互独立测试的设计可以分别进行测试分级，并且可能不须要针对每个设计变体进行重做，只要每个模块的测试模式始终是分级的模式，并且在对故障进行评分时每个输入和输出都是可用的。
4.7 卡滞故障类型
图6总结了该测试方法中描述和利用的卡滞故障类型。
卡滞故障类型
4.7.1 不可测试的故障
不可测试的故障是那些存在于模型和实际电路中，但不能通过旗子暗记传播到可不雅观察输出进行验证的故障。逻辑电路中可能存在不可测的门输入输出故障，常日是由于冗余和内部逻辑状态不可测引起的。不可测试的故障紧张分为两类:
1)在逻辑和电路级别都完备不可测试的TYPE1故障;
2)在电路级别可能可测试但在逻辑级别不可测试的TYPE2故障。
逻辑级效应被定义为布尔型效应，个中涌现缺点逻辑低(0)而不是预期逻辑高(1)，反之亦然。故障仿照器常日只能用逻辑级效果对故障进行分级。电路级(也称为参数)效应被定义为只引起电压、电流或旗子暗记传播韶光的改变。旗子暗记的修正可能不足显著，不敷以产生布尔效应。故障仿照器常日无法仿照TYPE2效应，因此，无论模式如何，都无法指示对它们的检测。
TYPE1不可测试故障表示不会对器件产生有害影响的毛病。
因此，被证明为TYPE1的故障可以在测试分级的早期状态从故障列表中删除。
另一方面，TYPE2故障可能具有电路级影响。然而，这些影响不能在故障仿照器中看到。因此，TYPE2故障不能通过故障仿照器进行分级，必须由其他方法来覆盖。
TYPE1和TYPE2故障可分为以下几类:
4.7.1.1 TYPE1不可测故障
这部分内容先容TYPE1不可测试故障的紧张分类。TYPE1故障在逻辑和电路级别都是完备不可测试的。这些故障表示不会对设备产生任何有害影响的毛病。其他类型的TYPE1故障，除了这里定义的，可能存在。
4.7.1.1.1 冗余逻辑
如果一个设计包含逻辑冗余，与冗余逻辑干系的故障是真正不可测试的，可以从故障列表中删除。然而，如果冗余是无意的，则须要修正设计以删除冗余。本节关注的是真正的逻辑冗余，而不是常日用来提高电路性能的冗余类型(拜会图7)。
图7
4.7.1.1.2 与逻辑
绑定故障包括闸上的故障，个中故障点绑定的值与故障卡滞值相同。捆绑的电路可能是由于捆绑的旗子暗记。例如，电源上的卡滞一(SA1)和地面上的卡滞零(SA0)(见图8)。此外，卡滞电路上的缘故原由可能是具有互补输入的与门或具有共同输入的异或门。
图8
4.7.1.1.3 未利用的逻辑
没有连接到外部可不雅观察点的电路被认为是未利用的逻辑。一个没有连接到任何其他电路的触发器的输出将有一个卡滞一(SA1)和卡滞零(SA0)故障，这两个故障都将被视为未利用(拜会图9)。
图9
4.7.1.1.4 壅塞逻辑
壅塞故障包括电路上的故障，其绑定逻辑将所有路径壅塞到一个可不雅观察点。
4.7.1.2 TYPE2不可检测故障
TYPE2无法检测的故障没有逻辑影响，但可能有参数或电路级影响。
目前的故障仿照器无法仿照电路(除了逻辑)故障的影响，这使得通过仿照检测TYPE2故障成为不可能。须要其他方法来确保覆盖率。
其余，须要把稳的是，TYPE2缺点常日只在定制逻辑中可见，在定制逻辑中，设计的许多部分可能在晶体管级别建模。由标准单元组成并基于合成流的较新的设计常日不会有TYPE2故障。这是由于标准单元的建模。标准单元的电路级细节没有为逻辑和故障仿照建模。因此，标准电池设计中唯一无法检测到的故障类型是TYPE1。虽然TYPE2故障在标准电池设计中可能不可见，但与TYPE2故障影响相似的只有参数和电路级影响的毛病仍旧可能发生。覆盖这些毛病的方法将在后面的章节中先容。
本节描述了许多TYPE2不可检测缺点的示例。其他类型的无法检测的TYPE2故障可能存在，本节没有描述。
4.7.1.2.1 推拉式配置
推拉配置中不可检测的故障可以从故障总数中减去，或者可以将该配置建模为缓冲区或逆变器(拜会图10)。
图10 推拉式配置
4.7.1.2.2 内存配置
内存配置中无法检测到的故障可以从故障总数中减去，或者可以将内存配置建模为功能内存元素(拜会图11)。
图11 在Memory中不可探测的失落效故障
4.7.1.2.3 线结配置
在线结配置中无法检测到的不主要故障可以从故障总数中删除(拜会图12)。然而实际上，在许多线结配置中，所有卡滞故障都是可检测到的，须要在故障分级总数中计算。
图12
4.7.1.2.4 CMOS传输门故障
一个CMOS传输门无法检测故障的例子如下面的图13所示。N晶体管栅极上的SA0故障对通过传输栅极的逻辑状态传输没有影响，只管N晶体管保持关闭状态。对阈值低落的参数效应的仿照超出了现有故障仿照器的能力。
图13 CMOS传输门不可检测的故障-电路故障效应
该当把稳的是，这类故障不一定无法在被测器件中检测到。
否则，至少部分涉及这些缺点的逻辑可以从实际设计中删除。然而，这类故障不能通过不雅观察卡滞故障效应来检测，须要进行参数测试(如速率直流驱动器等)来覆盖这类故障。因此，从故障列表中打消这样的故障是可以接管的，由于测试覆盖率定义只适用于固定故障。
4.7.2 可测试的故障
4.7.2.1 隐含检测的故障解释
本节先容许多通过隐含检测到的故障示例。通过隐含检测到的其他类型的故障可能存在本节没有描述的情形。
4.7.2.1.1 隐含故障
如果内部节点上存在无法初始化为已知值的故障，但该故障分解为另一个可以检测到的紧张故障，则认为该故障已被检测到(拜会图14)。隐含的故障必须在个案的根本上进行剖析。
图14:如果(OUT) SA0和SA1故障被检测到，而没有其他源扇入旗子暗记OUT(隐含故障检测)
4.7.2.1.2 掌握线故障
在没有初始化电路的情形下，掌握线上的故障将导致组件的输出在U或x。一个例子是没有设置和复位输入的D触发器CLK输入上的SA0或SA1故障(见图15)。因此，掌握线故障最多只能被隐含地检测到。
但是，如果同时检测到输入真个SA0和SA1故障，如果假设输出真个U或X为永久零(0)或永久一(1)，则可以将掌握线上的两个故障打算为已检测到。这种假设是许可的，并且必须将这种故障记录为已通过隐蔽检测到。
图15:如果在D或Q上检测到SA0和SA1故障，将检测到CLK故障
4.7.2.1.3 “生动”的故障
故障可能会产生大量仿照活动，例如振荡，导致程序由于对故障仿照器的过度需求而停滞。这个断层也被称为过度膨胀断层。
4.7.2.2 检测到缺点
已为其天生测试的单个卡滞故障。
4.7.2.3 潜在检测到的故障
单个卡滞故障，已经天生了测试，但在检测该故障时不是100%有效。
4.7.2.4 未被创造的毛病
没有天生测试的单个卡滞故障。
5. 测试覆盖率
下面的丈量紧张集中在卡滞故障模型上，很可能不适用于其他模型，如IDDQ。
5.1 故障折叠
为了便于故障仿照，许可利用故障等价和显性的观点。
故障等价和显性许可我们将多个故障合并到一个凑集中，一个测试向量就可以检测到这些故障。把可能的故障总数减少到必要故障的最小数目的过程称为故障分解。例如，可以将一系列缓冲区中的缺点合并(折叠)为一组缺点。
5.2 检测到的潜在故障
如果在测试向量的运用过程中，无端障逻辑模型的主输出值在特定仿真韶光为0(低)或1(高)，但在同一仿真韶光对应的故障逻辑模型的主输出值为U或X，则认为有可能检测到建模故障。潜在被检测到至少10次的故障可视为已检测到故障。这是基于这样一个假设:如果在测试向量的运用过程中涌现了10次或更多次，则U或X值将至少一次与无端障逻辑模型值相反。大多数故障仿照器许可用户为此目的设置一个阈值，该阈值必须设置为至少10。另一种方法是大略地皮算所有可能检测到的故障，并将个中的50%视为检测到的故障。
5.3 测试覆盖率
5.3.1 故障检测率丈量方法
检测到的故障百分比，或测试级别，即是检测到的故障总数除以可能的故障总数减去无法检测到的故障。
故障检测率打算公式
选择得当的打算方法的履历法则是，利用自动测试模式天生(ATPG)对数字设备和块利用逻辑(门)故障模型。
5.3.2 TYPE2故障
由于标准仿照工具无法量化TYPE2故障的影响，因此该当利用间接手法来确保这些故障的覆盖范围。TYPE2故障常日被认为是数字电路中的延迟故障。对付仿照电路，TYPE2故障会影响参数规格。
对付扫描设计，必须包括针对延迟故障的扫描模式。功能模式可作为检测延迟故障的赞助扫描。对付非扫描设计，延迟故障必须完备由功能模式来覆盖。
用于目标延迟故障的扫描模式的捕获周期应按设备的额定频率实行，也可用于覆盖卡滞故障。对付功能模式，测试应在设备的额定频率下运行。延迟故障测试描述和覆盖范围应根据章节5.3.1报告。
对付超出本文档范围但可在其他地方指定的仿照电路的测试，须要进行功能测试、参数测试或验证规格的其他类型的测试(如内置自测试)。测试描述应按第7节报告。
5.3.3 覆盖率报告
临时故障覆盖报告可能基于折叠故障列表。然而，终极报告的测试覆盖范围应根据故障列表中的故障总数，而不是折叠的故障列表。报告的故障覆盖率百分比必须适当地划分为模型(例如，卡滞、转换延迟、IDDQ)和设备段(例如，仿照、数字逻辑、内存)。
5.3.4 试验向量的算法推导
如果已建立的测试算法被用来为利用行为模型的设计部分推导测试向量，则必须报告已建立的测试覆盖率。参考文献和其他干系材料必须被记录下来，以支持所利用算法的有效性。如果一个已经建立的测试算法被定制或者一个新的测试算法被开拓，它的有效性必须被证明并且测试覆盖率(这样建立的)该当被报告。如果行为模型包含在构造级别建模的子块(即与RAM分区干系的解码逻辑)，则必须在故障仿照报告中供应证明，解释所利用的测试算法如何覆盖嵌入构造逻辑中的卡滞故障。
5.3.5 自动测试模式天生(ATPG) /扫描测试
在基于扫描的设计中，可以利用扫描测试模式而不是功能模式来供应指定的勾留测试覆盖率哀求。如果仅通过扫描模式不能知足指定的勾留测试覆盖率，则可以利用功能模式来补充扫描模式。
常日须要额外的测试来检测延迟故障。在基于扫描的设计中，须要针对延迟故障的扫描模式。这些扫描模式可以由功能模式补充。
为了检测延迟故障，该当在额定频率下运行功能测试。对付针对延迟故障的扫描测试，捕获周期应以额定频率实行。延迟故障测试描述和覆盖范围应根据章节5.3.1报告。
6. 接管标准
6.1 统计抽样
不许可对建模的故障进行统计抽样。
6.2 验证明验哀求
提交确认和批准的设备必须利用矢量集进行测试，其卡滞故障覆盖率大于或即是下面所示的利用逻辑模型的设计部分的百分比。如果没有知足测试覆盖率哀求，则必须提交所有未检测到的故障的阐明以及改进操持。如果适用，鼓励实行IDDQ，除非供应商对IDDQ不能或不应该实行的缘故原由供应阐明。为了达到本文档哀求的覆盖水平，设备必须设计为适应IDDQ测试。以下是根据IDDQ测试的存在和级别，对设备不同部分的生产测试覆盖率哀求。
6.2.1 稠浊模式电路的仿照电路或仿照电路块
哀求100%的规范覆盖。
6.2.2 数字电路或稠浊模式电路的数字电路块
用于所有交付生产的部件的生产测试装置的卡滞故障覆盖率必须大于或即是98%的测试覆盖率。
6.2.3 带有IDDQ或ISSQ的数字电路或数字电路块
如果可接管的IDDQ或ISSQ测试(根据附录)包含在生产测试集中，用于交付生产的所有部件的生产测试集的卡滞故障覆盖率必须大于或即是97%的测试覆盖率。
6.2.4 利用扫描设计的数字电路或数字电路块的过渡延迟故障覆盖
添加过渡延迟故障覆盖率是提高设备总体测试覆盖率的空想方法。一个合理的目标是80%的测试覆盖率。
6.2.5 利用伪卡滞IDDQ故障覆盖的数字电路或数字电路块
添加伪卡滞IDDQ故障覆盖率是提高设备整体测试覆盖率的空想方法。一个合理的目标是70%的测试覆盖率。
6.3 理论场差率
根据Agrawal和Williams-Brown中引用的模型，利用其百分比和功能收率打算测试覆盖率的理论不良率。这些模型估计是理论上的最坏情形估计，只考虑卡滞故障。包含其他类型的故障使这些打算非常繁芜，因此在利用这些结果时必须谨慎。
6.4 试验顺序改变
在接管测试等级后，如果不对受影响电路块的全体测试序列实行新的测试等级，则不许可删除测试。但是，可以添加其他测试。此外，对付设计的每次修订，必须重新建立可接管的测试覆盖级别，由于一些以前成功的测试可能会由于设计修正而失落效。如果供应商有足够的手段打消变动后须要新的测试等级的须要，则必须在生产交付之前将结果供应给用户。
6.5 用户审计
用户保留审核故障和测试分级结果的权利。
6.6 无法知足生产故障覆盖
如果不能知足生产测试覆盖哀求，供应商必须提交一份完全的报告给用户批准，阐明不能知足哀求的缘故原由。
7 文档
交付的文件必须按指定顺序包括以下内容:
a.测试覆盖率的声明，包括测试覆盖率的百分比，检测到的故障数，故障总数，可检测到的故障数，以及所利用的每个器件段和型号的不可检测故障数。
b.按逻辑块按顶层描述划分的故障仿照结果，显示如下:
1. 均匀分布的故障覆盖率。
2. 利用行为建模逻辑。
c.利用的逻辑描述和ATPG/故障仿照工具。
d.利用潜在故障检测阈值(最小值为10)。
e.针对TYPE2覆盖率的延迟故障和仿照参数的测试描述。
f.内置自检方法的故障覆盖细节(引用参考资料)，如果利用的话。
g.详细解释故障仿照器利用的测试向量序列和测试职员利用的测试向量序列在格式或韶光上的任何差异。
h.所选IDDQ矢量子集的IDDQ伪卡滞覆盖率(如果利用)，以及实测IDDQ值的分布和接管上限
附件：IDDQ Testing
如果供应商选择利用IDDQ测试，则适用以下规定:
1 由设计、产品和可靠性工程师组成的团队应审查测试向量，并选择一组IDDQ向量，以供应第6.2.5节规定的最小伪卡滞覆盖率。
基于他们最好的工程评估。在所有情形下，这不得少于十(10)个测试向量，除非可以证明用更少的测试向量可以实现更大的测试覆盖率，如章节6.2.5所述。
2 测试程序将被修正为在选定的IDDQ测试矢量上停息，并记录来自正电源的总电流。来自任何仿照电源的电流不能包括在此丈量中。虽然在这些IDDQ测试向量期间IC时钟被停息，但IC内部数据及其输出的完全性不应受到危害。IDDQ丈量还必须许可IC有足够的韶光进入静止事情模式。
3 对付用于鉴定的生产材料和生产意图材料，失落效标准应从用于电气表征的基质材料或前三个鉴定批次中计算。
对付每个矩阵单元(不包括故意Leff变革的单元)，应选择至少12(12)个功能器件，并记录其IDDQ值。然后将对该数据进行统计剖析，以确定其均值和标准偏差，假设为正态分布。如果数据显示与此相反，供应商应解释剖析方法。较高的IDDQ验收标准应为均匀值加上七个标准差或以下。本验收标准可能不适用于本征泄露远高于毛病诱发电流的深亚微米工艺过程。对付这种情形，可接管的方法包括但不限于基于林戈的IDDQ限定、社区筛查和△-IDDQ。
4. 在产品生命周期的任何时候，供应商都可以提交分布信息、可靠性数据和故障剖析，以支持对IDDQ测试极限的变动。
5. 如果在电压应力测试之后利用IDDQ测试可能更有效。任何这样的测试组合(例如，电压应力和IDDQ)必须在电压应力之后进行IDDQ测试。
6. IDDQ测试应在设备电气规范中规定的最大运行电源电压下进行。
7. 所有用于制造的部件都应在晶圆测试或终极测试程序中进行IDDQ测试。单一温度是可以接管的。
8. 利用前/后应力增量IDDQ或ISSQ方法是可取的。
本文对AEC-Q100 E组的第6项内容FG Fault Grading故障等级进行了先容和解读，希望对大家有所帮助。
原文内容比较长，以是部分内容没有全部翻译和先容，FG整体来说便是见告芯片厂家如何对器件进行测试和验证，须要覆盖哪些故障及失落效类型，并且供应终极的测试覆盖率报告。
如果有禁绝确的地方，也欢迎示正并互换。
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