半导体行业一贯致力于微缩逻辑CMOS尺寸上做出了相称大的努力。
一种方法是通过减少金属连线（或轨道）来降落单元高度，单元高度是每个单元的金属线数量乘以金属间距，即金属连线的最小宽度加上金属连线之间的最小间距。鳍式场效应晶体管构造则是将一个标准单元内的鳍片数量从3个减至2个，性能上实现超过。
标准单元的高度范围内有几条金属连线则是衡量的主要指标，常日此单元高度范围内有几条金属线就以T打算。鳍片减少，单元高度逐渐变小，标准单元从7.5T变为6T，终极行业达到一个标准单元内只有一个鳍片，标准单元也达到5T，实现了7.5T和6T标准单元。终极，这一趋势将持续到1个鳍片，达到了5T标准单元。然而这种微缩因此捐躯驱动电流和可变性为代价。为了补偿性能的丢失，鳍片在晶体管标准单元的高度中占比例越来越大。但鳍式场效应晶体管构造标准单元达到5T后，单鳍即便再高，其驱动电流却很难随之提升。
纳米片构造应运而生，通过垂直堆叠纳米片构成的导电沟道，多片纳米片构造晶体管能够在只能容纳单片鳍片的晶体管标准单元内实现更大的有效沟道宽度。这样的纳米片构造的晶体管能够供应比鳍式场效应晶体管构造更大的驱动电流，为进一步微缩CMOS芯片打下坚实根本。
与此同时，纳米片构造还许可器件宽度可变性，芯片设计具有了更高的灵巧性。由于驱动电流增加，设计职员能够减少单元尺寸和电容，纳米片构造的更细微沟道宽度还能降落每片纳米片之间的寄生电容。
除了驱动电流和可变性，纳米片的环栅构造也优于鳍式场效应晶体管构造。就像从金属氧化物半导体场效应晶体管过渡到鳍式场效应晶体管构造一样，全栅纳米片的新工艺带来的各种新问题也摆在面前。但好在纳米片基本上是鳍式场效应晶体管构造的自然演化，许多为鳍式场效应晶体管构造开拓和优化的工艺模块能够重复利用。这无疑促进了纳米片构造在半导体行业中的运用。但纳米片有四个特有的关键工艺步骤亟待创新。
第一 纳米片构造利用外延成长的多层硅和锗硅作为器件沟道，器件沟道利用成长材料以及2种材料之间的晶格常数不同，是纳米片构造同传统CMOS器件的差异。堆叠式芯片常日是芯片“封装”的一部分。除节省空间外，厂商们通过不同的制造工艺打造不同芯片，然后将其粘合在一起。多层堆叠过程中，锗硅用作捐躯层，该层会在金属栅极更换工艺步骤中的沟道开释时移除。由于多层堆叠会以鳍的形式进行图案化，鳍片随意马虎发生形变。
在2017年度的国际电子元件会议（IEDM）上，比利时微电子研究中央（IMEC）提出了一种关键优化：履行浅沟槽隔离（STI）衬里，并在STI工序中利用低热来抑制氧化引起的鳍片变形。这不仅能够保持纳米片形状，也能够提高半导体的直流电与互换电性能，从而提高芯片的驱动电流和数据处理速率。浅槽隔离（Shallow Trench Isolation；STI）技能制作主动区域之间的绝缘构造已逐渐被普遍采取。STI构造的形成常日是先在半导体基底上沉积一层氮化硅层，然后图案化此氮化硅层形成硬掩膜。接着蚀刻基底，在相邻的元件之间形成陡峭的沟渠。末了，在沟渠中填入氧化物形成元件隔离构造。
第二 与鳍式场效应晶体管构造不同，纳米片构造须要一种内部隔离物，这是一种额外的电介质，将栅极与源极/漏极隔离以降落电容。内部隔离物的制作工艺中，横向蚀刻工艺会使多层堆叠构造中的锗硅层外部凹陷，产生小空腔，厂商们利用电介质材料添补这些空腔。这便是纳米片工艺流程中最繁芜的工艺模块-内部间隔集成，须要选择极高的蚀刻和精密的横向蚀刻掌握。
第三 纳米片沟道开释，即纳米片相互分离的步骤。这种开释每每通过选择蚀刻掉多层锗硅层实现。工艺中厂商们也必须进行极高选择性的蚀刻，最大化将纳米片间的锗残留物蚀刻掉，同时避免硅层变得粗糙。工序中掌握纳米片晃动与静电吸附，以减少纳米片间的连接与摩擦。
第四 替代金属栅极的集成步骤，包括在纳米片层周围与间隔中将功函数金属的沉积和图案化。2018年，IMEC强调了引述可扩展事情功能今数的主要性，从而减少了纳米片堆叠所占的垂直空间。IMEC曾展示了将两个垂直纳米片之间的间隔物从13nm减少到7nm，并将芯片的互换电性能提升10%。
芯片的直流电性能也需进一步提升，最有效的做法是扩大晶体管的有效沟道宽度，但在纳米片构造中非常困难。由于纳米片的设计初衷是降落半导体标准单元的单元高度，不许可器件占用更大的空间，两种设计理念有冲突，无法扩大纳米片的有效沟道宽度。2017年，IMEC首次公开提出用Forksheet晶体管器件构造来缩小静态随机存储器（SRAM），2019年IMEC进一步将此晶体管构造成功用于逻辑芯片标准单元的制造。
Forksheet构造在完成金属栅极电路图形化工序之前，于p和n型器件间引入电介质壁，让p和n型器件的间隔减小的同时，增加了半导体沟道有效宽度。这样半导体的驱动电流增强的同时，标准单元的单元高度也从5T降落4T，同时完成了之前相冲突的两种设计目的。
仿照运行结果显示，比较传统纳米片，Forksheet的互换电性能有10%的速率增益。性能的提升能让芯片的能量利用效率更高。
工艺角度方面，Forksheet构造是从纳米片演化而来，关键差异在于电介质壁的形成、内部隔离层的改进、金属栅极的外延和更换工序步骤。2021年会议上，IMEC首次展示了Forksheet器件的电气功能数据。其双事情功能金属栅极能够在p和n型两种极性器件之间以17nm的间距集成，展现出Forksheet构造的关键上风。但Forksheet并不能堪称完美。纳米片构造的环栅在很大程度上改进了对沟道的静电掌握。Forksheet则采取分叉形式的三门构造，但静电掌握上有所退步。
为理解决Forksheet的静电掌握问题，掌握场效应晶体管（互补型FET）随即出身。
CFET构造能够进一步最大化晶体管的有效沟道宽度，n极和p极器件堆叠在彼此顶部，进一步减小半导体单元面积，扩大沟道宽度，标准单元高度降至4T及以下。仿照运行表明，CFET对付逻辑芯片与静态随机存储器(SRAM)的尺寸微缩都有助力。通过CFET构造，晶体管沟道能够制成兼具鳍和纳米片构造优点的样式。
制造工艺方面，由于n极和p极元器件垂直堆叠，CFET的构造较为繁芜，有两种可选的集成方案，分别是单片集成和顺序集成，这两种集成方案则各有利弊。纳米片形式的CFET完善了纳米片构造的问题，是CMOS器件的终极构造。IMEC则在开拓模块和集成工艺上有着很大的贡献，还量化了每个流程的功耗性能收益和繁芜性。单片CFET的本钱较低，但是垂直集成工序十分繁芜。单片集成CFET从底部沟道外延成长开始，然后是中间捐躯层的沉积，末了是顶部沟道的外延成长。当以制成类似纳米片的沟道为目标时，起始的底部和顶部沟道配置可以是硅鳍片或硅/锗硅层多层堆栈的形式。
无论哪种形式，堆叠都会造成非常高的垂直构造，这给鳍片、栅极、间隔和源/漏极等电路部件的进一步图形化带来了关键的寻衅。例如，由于p和n型器件要用不同的功函数金属，金属栅极（RMG）的替代集成步骤就繁芜得多。
相对而言，顺序集成CFET的集成流程较为大略。CFET顺序集成由几个模块组成，首先对底层器件进行处理。然后利用电介质壁到电介质隔离层的晶片键合技能，通过晶圆转移方法在电介质层的顶部创建覆盖半导体层。末了，集成顶层器件，连接顶栅和底栅。由于底层和顶层设备都能够用传统的二维办法单独处理，因此顺序CFET能够灵巧地集成用于n型和p型的不同沟道材料，进一步提升性能上风。
但是作为新的方案，顺序集成CFET也须要办理一些问题。
第一 2个晶片之间键合的介电氧化物厚度。过厚的氧化物会降落半导体的互换电性能，但过薄的氧化物会产生键合毛病风险。IMEC的薄键合氧化物工艺是办理氧化物厚度的一个方案，该工艺无键合空洞并且研发已经取得了进展。
第二 是晶圆转移方法有温度上的冲突，这种工艺中顶层器件加工时温度不能超过500°C，这样才能避免对底层器件产生负面影响，但晶体管的堆栈可靠性与漏极激活又须要加工到900°C才能达到。
