「科普」集成电路家傍边疆土设计的重要角色_疆土_单位

文章目录 [+]

5G/IoT的专用集成电路的市场需求，云端终真个智能芯片发展哀求，从架构到系统，包括电路设计与物理设计与版图设计项目，已经摆在了芯片设计团队的面前。
这些设计包括了集成电路的标准设计、半定制设计和全定制设计。
芯片制造商常日仅供应通用型单元库（generic library）因而IoT须要更多数定制、5G须要全定制的版图设计。

针对5G/IoT技能的急迫需求，本文先容集成电路家傍边版图设计技能的简要过程，从而讲述标准版图设计、半定制设计与全定制版图设计的运用，并以5G/IoT场合的高性能和高速数据率干系的IP进行简短的谈论，版图设计质量对终极系统的影响等。
文末强调版图设计与系统芯片、MCU芯片与仿照和稠浊旗子暗记设计以及与射频芯片设计的紧密干系和依赖性，重点解释版图设计在集成电路家傍边的主要角色。

「科普」集成电路家傍边疆土设计的重要角色_疆土_单位科学

1．集成电路的版图设计方法

集成电路设计方法涉及面广，内容繁芜，个中版图设计是集成电路物理实现的根本技能。
版图设计的质量好坏直接会影响到集成电路的功耗、性能和面积。
在系统芯片（system-on-chip, SoC）设计中，集成了接口单元(input/output,I/O),标准逻辑单元(standard cell)，仿照与稠浊旗子暗记(analog mixed-signal, AMS)模块，存储器(memory,例如ROM,RAM)和多种IP模块。
所有这些模块的物理实现,全都离不开基本的版图设计。

工程实践中，从定义系统芯片参数（specifications）完成后，人们常常将最常见的数字集成电路中标准逻辑单元的版图设计过程简化为电路设计（circuit design）、版图设计（layout design）和特色化（characterization）等三个步骤，见图1简化的版图设计流程图。
在实践中，版图设计类型又分为: 1)标准版图设计，2)半定制版图设计，和3)全定制版图设计。

图1集成电路版图设计的简化流程图

2．集成电路中的标准版图设计

标准版图设计常日用于数字集成电路的标准单元库、输入输出单元库等。
存储器的版图设计属于半定制版图设计，它的存储单元（例如RAM cell）的版图采取标准单元库的设计方法,别的部分则为不规则的版图设计。
仿照与稠浊旗子暗记（analog mixed-signal, AMS）的版图设计以及射频电路的版图设计则属于全定制的版图设计。

标准单元库中包括两大类单元：(1)组合逻辑（combinational）单元,例如反向器与非门、选择器等。
（2）时序逻辑（sequential）单元，例如寄存器、锁存器、存储器等。

对付数字电路中的标准单元设计，是从布尔逻辑(Boolean logic)描述并定义单元的逻辑关系开始，接着是电路设计(schematic capture或circuit design)与电路仿真(circuit simulation)，而后开始版图设计。
版图设计须要符合制造工艺规则检讨（design rule check，DRC）和版图电路同等性检讨（layout versus schematic，LVS）通过才算完成，这时，版图设计的结果用“图形显示系统第二版”（graphic display system II，GDSII）文件记载，并作为芯片制造中制作掩模板（mask）的依据。
数字电路的标准单元和I/O单元完成版图设计后，还要做寄生参数(电阻R电容C)提取（parasitic extraction，RCX）,供电路设计者作进一步拟合优化处理，这种反标方法(back-annotation)也是芯片级设计的主要步骤之一。
图2给出了比较完全的版图设计全流程图。

图2集成电路版图设计的全流程图

从标准单元和I/O单元的版图设计结果，须要产生物理信息和时序信息供芯片物理设计布局布线（place & route，P&R）利用。
物理信息以单元库交流格式（library exchange format，LEF）文件表达，它是在相应的GDSII文件的根本上，“忽略”底层信息，仅仅保留并提取金属1层（metal 1，M1）以及更上层的多边形（polygon）数据作为P&R利用，这样就会极大地加快P&R的运行速率，缩短时序收敛韶光。
例如，对付存储器版图的LEF文件，会利用到M1，M2乃至M3的信息。

图3集成电路标准版图设计中标准单元具有同等高度与不同宽度

对付标准单元的版图，根据工艺哀求，标准逻辑单元的高度是固定的，宽度为最小单元宽度的公约数倍数，例如在图3中，左图为反向器（inverter，INV）的版图，中图为选择器（multiplexer，MUX）的版图，右图为D型寄存器的(D-Flip Flop, DFF)的版图。
如上所述，从版图设计中，可以导出并建立GDSII和LEF文件。
GDSII文件经由设计签核（design sign-off）过程由代工厂利用于芯片制造，LEF文件用于全芯片的P&R物理设计。

标准单元的时序信息过去曾经以时序库单元格式（timing library format，TLF）文件表达，目前以自由时序库单元格式（liberty，“.lib”）文件表达。
产生时序库文件须要根据制造工艺调用SPICE模型，比如最常用的BISM4模型；根据制造工艺参数，进行库单元时序仿真，例如Hspice和Spectre仿真器。

从相应的GDSII文件中，根据半导体器件物理根本参数，提取单元电路的输入输出负载（CL），提取其静态功耗和动态功耗数据，建立一套数据库，在做功耗剖析和低功耗设计时利用。
CMOS的总功耗 Ptotal= Pstatic + Pdynamic，静态功耗Pstatic与工艺参数干系，而动态功耗Pdynamic与CL干系。
因此，在做各种版图设计时，应该只管即便减小输入输出真个电容，从而提高库单元速率即芯片的性能。

另一方面，对付180nm或者更加前辈的工艺，旗子暗记完全性（signal integrity, SI）剖析成为必不可少的步骤。
人们知道，在CMOS电路的翻转过程除了受旗子暗记上升或低落韶光(transition time,也称作slew rate)快慢有关之外,与其栅极的阈值(threshold voltage)极其干系。
当输出输入电压的斜率达到1时，即|tan(Vout/Vin)|=1（该点称作统一增益点，Unity Gain Point，UGP)，若有附近的并行旗子暗记线通过电容耦合（coupling capacitance）产生“噪声（noise）”旗子暗记与“受害者”的时钟或者数据旗子暗记迭加，就会毁坏正常数据旗子暗记的通报甚或使得设计失落效。

如此可见，标准单元的版图设计结果是产生时序单元格式文件的来源。
由于单元延时与旗子暗记输入真个翻转韶光tslew（transition time）以及负载（CL）干系，因此，时序单元格式文件中的延时函数为f(tslew，CL),用三维表格表示，两个数据之间的中间值利用多项式（polynomial）简化插值方法产生，供打算时序时利用。
另一方面，标准单元的功耗信息和旗子暗记完全性信息函数同样与(tslew，CL)干系,也用三维表格表示。
时序单元文件的时序、功耗和SI等丰富信息，将用于全芯片物理设计过程中的静态时序剖析（static timing analysis，STA）、功耗剖析和旗子暗记完全性剖析。
芯片代工厂(foundry)常日只供应通用型GP (general purpose) 单元库,例如TSMC从40nm及以下工艺才开始供应低功耗(LP)单元库和超低功耗(ULP)单元库。
若采取65nm及以上的工艺,用户应该自行设计,并且产生完全的单元库文件GDSII, LEF 和 “.lib” 等。

在版图设计中人们可以利用工艺设计包(process design kit, PDK),或者称作 “工艺设计锦囊”，这当然给版图设计带来了极大的便利。
但是，在很多工程设计中,人们还是离不开很多根本设计步骤。
例如，参数化的标准单元（parameterized cell，Pcell）可以帮助工程职员直接定义CMOS晶体管的大小并且直接调用，在28nm或者更前辈工艺条件下，还须要考虑制造偏差比如光学附近偏差（optical proximity correction, OPC）等带来的影响，对版图设计进行校正。

3．集成电路中的半定制版图设计

在半定制版图设计中，例如具有6个晶体管的SRAM或者仅有1个晶体管1个电容的DRAM，它们的标准小单元（RAM cell）高度和宽度尺寸设置与上一节所说的标准逻辑单元无关，须要单独设计，见图4。
这一类设计既要兼顾标准版图设计的通用性,又要考虑到重复利用单元在当前模块设计中利用的灵巧性。
早期英特尔公司的CPU芯片的设计就采取了很多半定制的版图设计，这种版图设计技巧也会用于高性能打算机芯片的CPU设计之中。
比如CPU中的数据通道(datapath)部分如果利用标准单元，则每每成为实现高性能的瓶颈，而采取半定制的专门设计，才会更好地提高全体芯片的性能。

图4半定制版图设计中重复利用的RAM单元具有不同高度与不同宽度

(从左往右: 6T-SRAM单元电路及其版图, 1T1C-DRAM单元电路及其版图)

还有一类分外的半定制版图称为客户自有技能（Custom-Owned Tooling，COT）模块，在专用集成电路（application specific integrated circuit，ASIC）中常常采取。
闪存存取器（flash memory）的基本单元（NAND和NOR单元）与上述SRAM和DRAM的基本单元类似，也是采取半定制版图设计。
众所周知,NAND闪存已经广泛用于新型的固态存储器(solid state drive, SSD)中。
目前,数字电路基本单元常常事情在几百兆赫兹(MHz)的频率。
DRAM新一代产品，即前辈的双数据率同步动态存储器(double data rate synchronous dynamic RAM, DDR SDRAM)系列(最新版本为DDR4)和LPDDR系列(最新版本LPDDR5)数据率达到了6.4Gbps)，可以广泛用于5G通信和汽车电子的芯片设计中。

上面谈论到，Pcell可以帮助工程职员直接定义CMOS晶体管的大小，可以直接调用或者方便地改换从而对设计不断进行优化。
在28nm或者更前辈工艺条件下，尤其是仿照电路对工艺参数根据敏感并直接影响到性能。
这些问题可以通过约束掌握设计(constraint-driven design, CDD)方法加以战胜。
比如,在进行差分对晶体管设计时，工程职员可以调用约束文件，对差分对电路进行掌握配对，实现预定的性能。

与标准时序单元比较,存储器的时序关系比较繁芜。
常日前者紧张关注“时钟(CLK_)”与“数据(DATA_)”旗子暗记之间的建立(setup)韶光和(hold)韶光; 后者还要额外处理“地址(ADD_)”、“掌握(CONTR_)”、“读(RE_)” 、“写(WR_)” 、“使能(EN_)”等旗子暗记关系。

闇练地节制了标准单元版图设计之后，对付半定制版图设计方能驾轻就熟，举一反三，并借助CDD方法，很好地处理设计规则并符合工艺制造的哀求。
一样平常说来，数字电路的标准单元或者其他电路设计由前端（front-end）工程师完成；版图设计则由后端（back-end）工程师完成。
在仿照和稠浊旗子暗记模块或者芯片设计中，电路设计与版图设计溶为一体，才能达到更好的性能哀求。

4．集成电路中的全定制版图设计

在仿照和稠浊旗子暗记芯片设计中,更多地采取了全定制版图设计方法；尤其是射频电路的芯片设计，基本上必须通过全定制版图设计来实现，这样才能有效地达到电路的设计目标，比如，旗子暗记耦合与匹配，有源区器件和无源区器件的实现，高频参数电感和自感参数的掌握和优化等。

仿照和稠浊旗子暗记芯片设计包括常见的仿照前端掌握器（analog front-end, AFE）、模数转换器(analog-digital converter, ADC)、数模转换器(digital-analog converter, DAC)、运算放大器(op-amp)和比较器(comparator)等。

5G通信采取的频段规范称作“5G新空口”(5G New Radio，5G NR),利用6 GHz以下频率以及毫米波波段,见图5。
数据率为10~20Gbps

图5 5G NR频率和5G NR毫米波频率范围

射频无线通信技能包括蜂鸟(ZigBee，IEEE 802.15.4)，无线(WiFi,2.4GHz/5GHz,IEEE 802.11)，蓝牙(最新版本Bluetooth 5.0, 2.4~2.483.5GHz)和蓝牙低功耗（Bluetooth Low Energy，BLE, SIG/IEEE 802.15.1）和环球互通微波访问(WiMax, 3.5~5.8GHz, IEEE 802.16d; 2.3,2.5,3.5GHz,IEEE 802.16e)等5种标准。
与这些通信技能干系的射频芯片设计包括IoT常用的接口，例如串并联接口（Serial Parallel Interface，SPI）模块，射频功率放大器（RF PA），低噪声放大器（low noise amplifier，LNA），压控振荡器（voltage-controlled oscillator, VCO），混频器（frequency mixer），滤波器（filter）等。

射频无线模块或者独立的射频芯片,从电路设计到版图设计,完备属于全定制设计办法。
设计职员在标准版图设计和半定制版图设计的根本上,不断开拓出专用的芯片射频产品。
图6为某射频公司自行设计的5GHz通信产品全定制版图案例,即版图为全手工设计,芯片制造采取180nm射频工艺,其数据率达到5Gbps。

图6某射频公司5Gbps通信产品全定制(手工)版图设计案例

蓝牙芯片产品开拓相比拟较困难，射频的性能与功耗是衡量蓝牙芯片的主要指标，包括数据传输速率、旗子暗记延时与稳定性等都是芯片开拓与研究的寻衅。
包括采取40nm的CMOS蓝牙芯片的亚阈值建模与电路仿真，版图后仿真与优化等。
目前，不少射频运用芯片已经向40nm以下的前辈工艺开拓,这时,设计职员须要器件建模（例如BSIM6仿真模型）和全定制版图设计左右开弓。

闇练地节制了标准单元版图设计和半定制版图设计之后，对付全定制版图设计方能驾轻就熟，利用自若，以CDD方法加以赞助，则更好地处理仿照稠浊旗子暗记和射频设计规则的分外哀求，例如电感和互感对版图的影响，及其工艺制造后的实测结果。

物联网和5G联网通信中除了旗子暗记收发单元(transceiver, TRX 以及TX/RX)设计芯片之外,离不开专用的系统芯片SoC,个中高性能与高速核心IP每每决定了SoC的性能和速率。
常见的高性能与高速核心IP有: PCIe, 10 Gigabit Ethernet (10 GbE), RapidIO, SerDes, USB等。
表1列出了几种物联网和5G时期常用的高性能与高速IP的旗子暗记速率和数据率。

第1代PCIe总线技能最早于2003年提出,它源自英特尔公司的第3代输入输出3GIO技能。
2017年PCIe第4代提出,2019年将开拓PCIe第5代。
英伟达公司看重机器学习中数据处理GPU芯片的开拓,目前采取PCIe第2代产品,已经实现了16Gbps数据率。

高速IP接口吉比特以太网10GbE (IEEE 820.3ae-2002)采取全工协议(full-duplex protocol),用来处理以太网的高数据率数据,广泛用于须要高带宽的企业做事器和数据中央等, 表1列出了10GbE (连接MAC层和PHY层的)的两种接口参数,即4通道XAUI模式和单通道XFI/KR模式。

RapidIO用来作为与处理器之间的旗子暗记互联,大量用在数据中央和高性能打算机嵌入式芯片设计中,也用于异构系统(heterogeneous system architecture, HSA)芯片中,包括人工智能芯片采取的CPU,DSP,GPU等设计。

表1 物联网和5G常用IP模块的旗子暗记速率和数据率比较

由上表可见,利用高速IP时离不开干系IP设计的掌握器(Controller)模块和物理层(PHY)模块的设计,它们必须知足3~10GHz旗子暗记频率哀求,相应的数据率10~40Gbps对付芯片的版图设计充满了技能寻衅。

6．当代及未来5G/IoT运用对版图设计技能影响

针对高端数字芯片的性能哀求,设计公司为了知足需求,会专门投入研发职员,重新对标准单元库进行电路优化和版图设计,如第2小节中“标准版图设计”所说,还要重新产生一套单元库文件,包括GDSII, LEF和 “.lib”等。
对付半定制设计版图,比如COT模块等,除了把稳边界处的走线,也要产生“灰盒子”时序文件。
IoT干系芯片以MCU为主的SoC, 个中多少种IP模块和无线模块包括NB-IoT, LoRa, 蓝牙等, 给半定制和全定制版图设计带来新的生命。
5G时期的运用处景有三种不同的无线接入模式，包括以消费类为主的增强移动宽带(enhanced Mobile Broadband, eMBB)技能，以聪慧机器人和无人驾驶等为主的超高可靠超低时延通信(Ultra-reliable low latency communication, URLLC)和大规模机器通信(massive Machine‐Type Communication, mMTC)。
这些多样化的运用处景会对射频电路芯片电路与版图设计带来新的技能寻衅和产品需求。

因此, 在5G 和IoT时期, 无论是标准单元版图设计,半定制版图设计和全定制版图设计,基本的设计方法得到发扬传承,高性能、低功耗、低本钱的哀求提得更高,对未来高质量高可靠性版图设计设立了新的规范和出发点。
例如，用于深度学习的芯片设计，由于涉及到海量数据打算，已经利用算力单位千兆(1012, tera operations per second, TOPS）为参考,利用能效比（TOPS/W）作为衡量芯片架构和设计的总体检测指标。
最新的2019年国际固体电路会议(International Solid-State Circuits Conference, ISSCC)分组文章都做了详尽的谈论。

参考文献

[1] 王阳元主编,《集成电路家当全书》,2018年,北京:电子工业出版社(ISBN 978-7-121-34822-8)。

[2] 陈春章,集成电路设计方法中EDA的角色，《微纳创新》，2018年夏，总第08期，第34~39页。

[3] 陈春章,王国雄,艾霞,《数字集成电路物理设计》,2008年,北京:科学出版社(ISBN 978-7-03-022031-8)。

[4] ISSCC 2019,https://submissions.mirasmart.com/ISSCC2019/PDF/ISSCC2019AdvanceProgram.pdf

本文转载自光刻人的天下

如有侵权，请联系media@techsugar.cn

END