也可以称为带时钟掌握的比较器，因其具有检测小摆幅旗子暗记并将其快速放大为全摆幅逻辑旗子暗记的功能，被广泛用于各种数字及仿照电路中，例如存储器、数据吸收器等。本文设计的灵敏放大器是高速接口JESD204B模数转换模块。对付灵敏放大器的设计，须要考虑失落调、速率、功耗等干系性能指标。由于光刻技能和随机掺杂颠簸在纳米器件制造时会引起工艺偏差[1]，导致相同器件之间涌现参数失落配，影响电路性能。可从构造上进行优化，从而改进失落调电压[2-3]；为了提升速率，可通过多相位预充[4]或者采取预充电模式[5]进行改进；为了降落功耗，可对时序掌握电路进行优化[6]；虽说灵敏放大器的性能在不断地优化，但纳米级晶体管给CMOS电路的设计带来了一定的影响[7]，因此针对此方面的研究还有待进一步深入。
本文基于UMC 28 nm CMOS工艺，在低电源电压和高时钟旗子暗记频率下，结合干系的电路性能指标，设计了一种采取两级预放大构造以及AB类锁存器电路的灵敏放大器，各项性能有所改进。
1 灵敏放大器的设计
1.1 灵敏放大器整体架构
本文设计的灵敏放大器电路，整体框架如图1所示。电路由前置放大电路、CMOS锁存电路以及SR锁存器电路构成。电路通过时钟旗子暗记CLK掌握，当CLK为高电平时电路进入复位阶段，当CLK为低电平时电路进入放大阶段。
1.2 前置放大电路
灵敏放大器最为主要的性能指标便是失落调电压ΔV，可定义为[8]：
个中VOH为输出高电平；VOL为输出低电平；Av为增益。根据式(1)，在输出旗子暗记电压差恒定时，失落调电压与增益成反比。因此将放大器设置为两级。第一级预放大电路如图2所示，是一个基本的差分放大电路。
在基本差分放大电路的根本上添加具有隔离浸染的M4、M5，以此降落输入端与输出端之间的耦合。由于电路的输入为差分对，因此如何降落器件的失落配显得尤为主要。为此可采取长沟道的晶体管作为输入对管来办理此问题，并且具有以下两个好处：
个中tox为管子栅氧层厚度、W为管子沟道宽度、L为管子沟道长度。根据式(2)，晶体管的分散度与晶体管面积的平方根成反比。因此可增大管子面积以降落分散度，从而提升管子的匹配度。
其二，改进电路跨导，提高增益。跨导gm与晶体管的增益因子β、栅源电压VGS以及晶体管的阈值电压VTH有关，即gm～β(VGS-VTH)，增大L导致β增加，从而有效改进跨导，提高电路增益。
由于低电源电压，使得输出摆幅的余度不敷。为此调度M2到M5的尺寸，达到降落晶体管漏源电压的目的，从而改进输出摆幅。
第二级预放大电路如图3所示。本级尾电流晶体管M10的栅极与时钟旗子暗记相连，因此当时钟旗子暗记CLK为低时，M10处于截止状态，减少了一起电流偏置，从而降落电路的静态功耗。同时输入对管依旧采取长沟道晶体管，进一步降落失落配的影响。
1.3 CMOS锁存电路
本文所述的CMOS锁存电路构造如图4所示。在AB类锁存器电路的根本上增长了两个由时钟旗子暗记掌握的预放电管M15、M18和开关管M19、M20、M21。当CLK为低电平时，M16、M17与M22、M23分别交叉连接形成正反馈单元，此时灵敏放大器对输入旗子暗记进行放大。当CLK为高电平时，开关管M21导通，将输入端调节到平衡状态；开关管M19、M20关断，导致本级输入端对地的直流利路关断；预放电管M15、M18导通，将节点a、b处的电压强行拉至低电平，不仅减小了电路的静态功耗，而且平衡了复位阶段输入到下一级SR触发器的两个逻辑电平，削弱了CMOS锁存电路的存储效应，减小了迟滞，同时也减小了过驱动电压的规复韶光，从而降落了灵敏放大器的传输延时。
1.4 灵敏放大器输出级
输出级一样平常为功能器件，这样可以为负载供应更稳定的旗子暗记。通过本级电路不仅能够加强旗子暗记的强度，也对整体电路有保护浸染[9]。因此本文采取SR锁存器作为输出级。
2 电路仿真及版图设计
所设计电路采取UMC 28 nm CMOS工艺，并且利用Cadence软件进行电路仿真。
2.1 电路的功能仿真
输入旗子暗记vinn和vinp均为正弦旗子暗记。电路的基本功能为：当输入旗子暗记vinn大于vinp时，输出旗子暗记voutn为低电平，voutp为高电平；反之亦然。仿真结果如图5所示。
2.2 失落调电压与传输延时仿真
电路的失落调电压和传输延时仿真结果如图6和图7所示。从图6可知，当时钟频率为5 GHz时，失落调电压为0.2 mV。从图7可知，当时钟频率为10 GHz时，失落调电压为0.8 mV。
定义旗子暗记的上升延时为tPLH，低落延时为tPHL，则灵敏放大器的传输延时为：
图6和图7表明，当时钟频率为5 GHz时，传输延时为50 ps；当时钟频率为10 GHz时，传输延时为42 ps。
2.3 电路的Monte Carlo仿真
在CMOS仿照集成电路设计中，须要重点考虑由工艺变革带来的规格偏差[10]。本文分别对时钟频率为5 GHz、输入旗子暗记摆幅为0.4 mV以及时钟频率为10 GHz、输入旗子暗记摆幅为0.8 mV进行了100次的Monte Carlo仿真。个中5 GHz的仿真结果如图8所示。
2.4 电路的工艺角仿真
在电路设计中，须要设计者担保器件能在某个可控的范围之内。常日这个范围因此工艺角的形式给出的[10]。
本文的工艺角设置如下：其一，将电源电压分别设置为0.945 V、1.05 V、1.155 V，每个电源电压下再分别设置仿真温度为-20 ℃、0 ℃、27 ℃、100 ℃，每个温度下再分别添加工艺角tt、ss、ff、snfp、fnsp，末了将时钟频率设置为5 GHz和10 GHz，个中10 GHz的仿真结果如图9所示。
2.5 版图设计
图10为灵敏放大器电路的版图，有效面积为176.88 μm2。由于时钟旗子暗记CLK的频率太高，因此在绘制版图时，需将其用地线包住，以免对其他旗子暗记造成影响。
2.6 灵敏放大器的性能比较
表1给出了本文设计的灵敏放大器电路与其他文献中同类电路的参数比较。与文献[9]和[12]比较，本文的功耗较大，但是在时钟频率、失落调电压、传输延时等方面却较优。综上所述，本文所设计的灵敏放大器电路性能较优。
3 结论
本文提出了一种新型灵敏放大器构造，通过Cadence仿真表明，该构造具有低电源电压、高事情频率、高精度、低延时、低功耗等优点。因而，此电路为JESD204B高速接口的模数转换部分供应了一种可行的方法。
参考文献
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作者信息:
曹 源，张春茗，吕新为
（西安邮电大学 电子工程学院，陕西 西安710121）
