什么叫电气规则呢？实在它的种类也不多，紧张包括：1. MOS的gate不能直接连supply。2. cell input永久不能floating。3. 一个cell的driver最多一个，或者说output不能发生short。 4. N/P区（衬底或阱）不能floating。可能还有别的，不过我目前只知道这四种了，可以先理解一下。我下面分别说一下这四条规则的情由。
对付1，我们在设计芯片的时候总是会按最悲观的情形考虑问题，因此我们会认为PG的供电总是不稳定的。人们的初衷可能都是大略的，希望一个mos常开或者常关，但如果直接将PG接到gate上，在电压涌现颠簸的时候（比如说由于静电），这个mos的开关就不那么稳定，其沟道电阻相应会受到影响。乃至电压颠簸很大的时候会发生逻辑缺点，或者击穿mos管。因此实际运用的时候，对付那些输入一贯为0或者一贯为1的情形，我们会从PG接一个TIE cell，再接到gate上。TIE cell可以起到一个稳定电压、中继的浸染。
Cell的input如果floating，那个pin便是会类似一根天线，它的电压很随意马虎受阁下电路的影响，此时就不能认为它是一个完美的高电压或者低电压了，相对应的数字旗子暗记就没了意义。这里可能要联系一点仿照的知识，假设高电压是5V，低电压是0V，我们可能就认为4V以上便是逻辑1，1V以下便是逻辑0，以是input输入是什么实在完备是由它的电压决定的。在floating的情形下，输入就不愿定，逻辑可能受到影响。除此之外还可能影响power，比如一个CMOS反相器，input如果不愿定，NMOS和PMOS就处于一种“半导通半不导通”的状态。我们知道反向器的任何一个mos导通的时候另一个mos关断，泄电流就不会很大，而这种“半导通半不导通”就会产生很大的泄电流，乃至会烧坏管子。
Multiple driver的情形，会导致电路VDD和VSS发生short。还是假设两个反相器，它们的output接在了一起，当第一个反相器输出逻辑1（高电平），第二个反相器输出逻辑0（低电平）的时候，相称于产生一条从VDD直接到VSS的电流利路。这是绝对不被许可的。
N/P floating，还是紧张为了防止latch up。一样平常会将N well接VDD，P substrate接VSS，减小well/substrate和drain/source之间的电势差，可以防止latch up产生。一样平常我们会把摆放cell的区域隔一段差一个tap cell，然后塞满filler cell，为的便是担保n/p区同一个row的cell公用，而且都能找到附近的tap cell。这一部分可以参考我之前写的一篇先容latch up的文章。
除了ERC之外，现在还有PERC的观点，便是programmable ERC。指的是用户可以根据自己的design客制化编写一些ERC的rule来进行检讨，一样平常都是会检讨ESD干系的rule。比如说PERC有current density检讨，便是检讨某一条专门用来ESD放电路径上current承载能力的；还有point to point resistance检讨，是为了检讨ESD放电路径的电阻，须要担保它的电阻小于其他路径的电阻，确保静电电流走预设好的放电路径。PERC还支持layout的检讨和schematic的检讨，用户就自己设定检讨规则，也很方便。
对付ERC就聊这么多吧，往后可能还须要深入学习。
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