EDA能否降低大年夜型AI芯片的时序复杂性？_时序_芯片

本文由半导体家当纵横（ID：ICVIEWS）编译自electronicdesign

大多数EDA软件的紧张参与者都在生产更前辈的时序收敛工具，即在知足设计时序约束的同时确定芯片的时钟频率。

为了在人工智能时期保持领先地位，半导体公司乃至许多系统公司都在推出一类新型超大型片上系统(SoC)，利用前辈的工艺节点将数百亿个晶体管塞入硅片中，打破了当代芯片的极限。
这些芯片包含超过十亿个标准单元、越来越多的第三方 IP 以及多达数千个时钟来保持统统折衷。
在上市韶光不断缩短的情形下，所有这些成分都导致繁芜性激增。

随着晶体管的缩放速率放缓，将异质芯片或小芯片绑定在 2.5D 和 3D 配置中，将更多的平方毫米的硅压缩到一个封装中，也成为了标准做法。

Ausdia首席实行官 Sam Appleton表示，这种繁芜性给片上时序带来了寻衅。
所有通过这些巨大硅片的旗子暗记都必须在精确的韶光到达，才能实现平稳、可靠的运行。
他表示：“这些芯片（乃至芯片内部的芯片）正在打破光罩极限，这意味着它们的物理尺寸与代工厂可以制造的尺寸一样大。
因此，我们面临的寻衅之一是如何验证这些巨型芯片的时序，并确保我们不会遗漏任何东西。
”

大多数电子设计自动化（EDA）软件的紧张参与者都在生产更前辈的时序收敛工具，即在知足设计时序约束的同时确定芯片的时钟频率。

但纵然利用最新的 EDA 软件，捕捉最新和最大的 AI 芯片的这种繁芜性也可能很棘手。
据 Appleton 称，Ausdia 正在努力帮助公司理解这统统。
该公司的软件工具可以将 SoC 的构建块转换为更紧凑的抽象模型，而不会丢失任何时序约束，以便其他 EDA 工具可以同时评估全体芯片内的时序。

Ausdia 正试取利用其 HyperBlock 技能在这些巨型芯片所带来的寻衅中保持领先一步，该技能是在最近于加州旧金山举行的设计自动化会议 (DAC)之前发布的。

Appleton说，芯片的日益繁芜使得时序收敛变得更具寻衅性。

在最新的 SoC 中，晶体管被排列成数千万到数百亿个逻辑门，这些逻辑门被捆绑成多达数十亿个子块或“标准单元”。
这些子块必须在设备的布局方案中一起放置和布线，以创建 CPU 内核、AI 引擎或其他 IP 构建块。
确保通过芯片的所有旗子暗记保持定时至关主要，由于任何旗子暗记过早或过晚进入都会中断设备的平稳运行。

“如果你打开个中一个块，里面可能有几百万个单元，这些单元是布局和布线实例，”Appleton 说。
“你将较小的块放入较大的块中，它可能包含一亿个实例，然后将这些较大的块组装成终极的芯片。
因此，如果你将芯片铺平，你将有大约十亿个小块可以放置和移动，并相互布线和连接。
”

许多大型 AI SoC 都基于更前辈的工艺节点，从而使晶体管具有更少的泄露和更快的时钟速率。
但时序延迟紧张由互连线和金属线电阻决定。
这可能导致在设计中放置 IP 以防止更长的互连延迟并减少路由拥塞方面的寻衅。
例如，如果您决定增加一对 IP 块之间的间隔，则可能必须在它们之间添加管道以确保它们保持定时。

时序问题可能会影响芯片的性能，并增加从过热到故障等各种风险。
然而，办理这些问题可能须要捐躯设备的功率效率和面积。

芯片内部的时序可能受到电压（IR）降、温度乃至晶体管构造的细微变革等诸多成分的影响，而这些成分在前辈的工艺节点上变得更加普遍。

为了提前识别和修复时序问题，大多数半导体公司采取专门为静态时序剖析（STA）而设计的 EDA 工具，例如 Cadence Tempus 和 Synopsys Primetime 。

随着半导体行业进入3D IC 时期，时序收敛变得越来越繁芜。

半导体行业的许多领先企业（以及试图效仿它们的系统公司）都拥有弘大的数据中央，用于设计、仿照和验证芯片设计，然后再将其供应给晶圆厂。
但纵然是最新的 EDA 时序收敛工具也难以将一个大型芯片直接验证。
Appleton 指出，半导体工程师已经想出理解决这个问题的方法，包括将芯片设计分成更小的部分，然后进行验证。
但他们每每对自己的技巧守口如瓶。

“大多数半导体公司不愿意谈论他们所做的事情，由于他们认为这是商业机密，我们不想让任何人知道我们是如何做的，由于这是一种竞争上风，”Appleton说。

Ausdia 的Timevision技能没有采取分而治之的方法，而是将芯片设计转化为紧凑的代码块，捕捉其所有繁芜性。
通过将其输入到其他 EDA 工具中，您可以运行全体芯片来检讨时序问题。
“我们是验证超大型芯片设计的行业领导者之一，我们常常处理超过十亿个标准单元，”Appleton 表示。
“但纵然是我们也碰着了容量问题。
”

Ausdia 正试取利用其 HyperBlock 技能办理这一问题，该技能可以对半导体公司乃至许多系统公司设计的最大、最前辈的 AI 芯片进行智能验证。
该公司表示，它将验证它们是否符合时序约束所需的内存量减少了 10 倍，同时将性能提高了 20 倍。
Appleton 指出：“我们希望能够加载这些大型设计，但我们也希望以经济的办法做到这一点。
”

Ausdia 表示，HyperBlock 可用于设计过程的不同阶段，乃至在将芯片功能安排到逻辑门（综合）之前以及将所有组件放置和布线之前。
据该公司称，这使客户能够“左移”并尽早开始办理时序问题。
HyperBlock 本身可以加载到 SoC 的顶层（IC 的核心构建块在此组装和连接），所有繁芜性和时序约束都保存在 HyperBlock 中。

随着芯片设计师接管越来越大的设计规模，“这些公司希望尽可能地避免风险，由于这些项目的本钱实在太高了，”Appleton说。

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