来源：本文由半导体行业不雅观察编译自fastcompany。 英特尔联合创始人戈登·摩尔于 1965 年提出的摩尔定律预测，微芯片上的晶体管数量大约每两年就会翻一番，而本钱会连续低落。这种趋势几十年来一贯如此，但最近半导体行业内部人士认为摩尔定律险些已经去世了。IBM 的最新发明 2 纳米芯片表明该事理仍旧有效。 半导体芯片保存着我们利用电脑、手机、电器、相机和汽车所需的数据。随着大盛行引发了向远程事情的大规模过渡，增加了我们对打算机的依赖，它加剧了对芯片的需求，也助长了环球芯片短缺。“人们认为这是天经地义的，”IBM 研究院副总裁 Mukesh Khare 说。“但统统都在半导体上运行。芯片是我们在当代技能中所做的统统的支柱。” 几十年来，晶体管已经缩小了很多，从 1971 年最初的 10,000 纳米 (nm) 缩小到 2020 年的 5 纳米。IBM 新芯片上的 2 纳米晶体管实质上是一个连接晶体管的电路，比肉眼可以察觉的要小得多。一根头发的宽度是100,000nm；约7,000nm的红细胞；一条约 2.5nm 的 DNA 链。尺寸很主要：晶体管越小，就越适宜芯片，从而提高效率。“每次你把事情做得更小，你就可以做得更多，”Khare 说。 2nm 芯片可能会提高所有利用它们的小工具的性能——比如我们的手机和 Microsoft Xbox——同时还会使它们变得更小并许可令人印象深刻的新功能。IBM 预测产品性能均匀提高 45%，这可以让我们每四天而不是每天为手机充电一次，自动驾驶汽车可以做出更智能、更快速的决策。一贯以来，这些电子产品该当更便宜，由于更小意味着生产本钱更低。 把晶体管弄得这么小并不随意马虎；这是十多年的事情成果，而且还在连续。“正如人们所说，'这不是火箭科学，'”Khare 说。“这实际上比火箭科学要困难得多。” 在一个指甲大小的硅芯片上，有 500 亿个晶体管，每个晶体管大约有五个原子大小。它们相互堆叠，就像建造摩天算夜楼充分利用有限的地面面积一样。“你开始将东西堆叠在一起，这样你就可以在相同的空间中得到更高的效率，”Khare 说。这些晶体管然后在一个电路中协同事情，使我们最喜好的设备运转起来。 科技行业险些占环球碳排放量的 2%，险些与航空业一样多——这一比例可能在未来 12 年旁边飙升至 20% 。根据 IBM 的说法，2 纳米芯片的另一个好处是可以潜在地减少 75% 的能耗，由于为更小的设备供电须要更少的能量。IBM 预测，如果天下上的每个数据中央都改用 2nm 芯片，同时保持相同的容量，一年可以为超过 4300 万户家庭供电。 在半导体短缺的背景下，这项发明对业界来说是个好。在大盛行之前，随着摩尔定律的持久性受到质疑，投资正在减少，制造业事情岗位正在向外洋转移。为了实现其蓝图，IBM 现在正与美国和国外的制造互助伙伴互助，于 2024 年开始大规模生产半导体。Khare 表示，这为扩展半导体技能供应了清晰的路线图，同时可能降落碳足迹，至少在未来 10 年内。 在那之后，他们能变小多少？Khare 很乐不雅观，但表示紧张寻衅将是可持续性。“天下上是否有足够的能量来为所有这些芯片供应燃料？” 他问。“如果我们能掌握住权力，我认为我们可以持续很永劫光。” IBM发布环球首个2nm芯片 背后技能全揭秘 在2014年将其IBM Microelectronics部门出售给GlobalFoundries（其本身是AMD的衍生产品）时，IBM就已经发布退出芯片代工业务。毫无疑问，IBM此举是希望可以摆脱对代工厂的投资，同时还可以帮助造诣一个更强大的第三方代工厂，蓝色巨人可以依赖它为其生产Power和z处理器。然而，具有讽刺意味的是，IBM的这笔交易能成功，是由于他们给GlobalFoundries 支付了15亿美元。更讽刺的是，后者也有可能帮助IBM的CPU竞争对手。 只管IBM退出了代工业务，但发生了两个有趣的事情。 首先，该公司常日在纽约的工厂连续与AMD，三星，GlobalFoundries以及有时与Intel一起对半导体根本金属进行研究。我们不愿定，但我们认为IBM想从这项事情中得到一些收益，近年来，他们也在7纳米，5纳米以及目前的2纳米工艺技能上做了一些研究。并推出了测试芯片。大概IBM认为，这项事情是保持其Power和z处理器不断发展的必要条件，但事实我们目前尚不清楚。 其次，GlobalFoundries于2018年8月晦止了其7纳米极紫外（EUV）和常规浸没式光刻技能的进一步研发，因此这让IBM陷入了困境。为此他们选择了与三星互助，后者拥有制造DRAM和闪存的大型工厂，他们同时也正寻求扩大为自身和他人CPU做代工的晶圆代工业务。7纳米技能的代工互助伙伴的水平，对付今年即将面世的Power10芯片至关主要。 据之前宣布，Power10最初操持利用IBM本身或GlobalFoundries的10纳米技能生产，但在此过程中发生了一些变革，他们在7nm翻车了。虽然三星已经对其进行了重修，但是Power路线图的韶光已经延长了——正如英特尔因其10纳米和7纳米工艺的延迟而迫使其在架构上做更多的事情，但在工艺缩减上做得比以前少得多。 毫无疑问，从现在开始展望未来五年，半导体业务将会很困难，由于随着摩尔定律的推进，缩小晶体管尺寸将变得越来越困难，并且预期的晶体管本钱比例低落趋于平缓，近年来尤其困难。这便是为什么IBM Research本日在其纽约奥尔巴尼技能中央宣告其打破性的2nm技能的缘故原由。 在蓝色巨人看来，这项打破性技能是非常主要，由于其展示了采取2纳米CMOS工艺在标准300毫米硅晶圆上蚀刻真实芯片的过程。 无论IBM推出这个的目的是啥，让我们感到高兴的是，IBM正在进行这项研究，并尽其所能帮助保持工艺节点的到来。过去，IBM完成了很多研发事情，个中包括数十年前创建单cell DRAM，当时该公司仍在自己制造存储芯片；他们还制造光刻胶并进行自己的3D芯片堆叠；IBM于1997年还发明了铜互连线，取代了半导体上传统的铝线，从根本上改进了性能并降落了晶体管的功耗；IBM还于2000年发明了硅绝缘子技能，并于2001年发明了低k电介质，所有这些技能都被带入了2001年推出的Power4处理器，使其能与RISC和CISC的竞争对手比较。这些技能让IBM的这个芯片成为了野兽。 由此可见，IBM笃信，芯片制造技能使芯片架构得以飞跃。因此，大概显而易见的是，为什么蓝色巨人希望加入并发挥自己的浸染。它是开明的事情自私，可能会花费与其产生的金钱相同或更多的用度。 从3nm走向2nm 据宣布，目前担当IBM稠浊云研究副总裁的Mukesh Khare带领其完成了2纳米技能的打破。（如果Khare真正从事半导体研究，那么这个头衔就显得很屈曲）。资料显示，Khare在1999年到2003年间，从事90纳米SOI工艺的开拓，该工艺将Power4和Power4 +推向市场，他随后又卖力了65纳米和45纳米SOI的推进，这些技能被Power5和Power6采取；之后他对对用于Power7的32纳米技能进行了研究，然后研究了在Power8上利用的22纳米工艺中利用的高k /金属栅极技能。然后Khare连续担当奥尔巴尼纳米技能中央的半导体研究总监。 如下图所示，这是IBM节制的2纳米芯片制造技能的要点。里面有很多东西，以是让我们把它拆开一点。 首先，在这个芯片上，IBM用上了一个被称为纳米片堆叠的晶体管，它将NMOS晶体管堆叠在PMOS晶体管的顶部，而不是让它们并排放置以获取电压旗子暗记并将位从1翻转为零或从0翻转为1。这些晶体管有时也称为gate all around或GAA晶体管，这是当前在各大晶圆厂被广泛采取的3D晶体管技能FinFET的接班人。从以往的先容我们可以看到，FinFET晶体管将晶体管的源极和漏极通道拉入栅极，而纳米片将多个源极和漏极通道嵌入单个栅极以提高密度。 IBM表示，其采取2纳米工艺制造的测试芯片可以在一块指甲大小的芯片中容纳500亿个晶体管。 在IBM的这个实现方案下，纳米片有三层，每片的宽度为40纳米，高度为5纳米。（把稳，这里没有丈量的特色实际上是在2纳米处。由于这些术语在很大程度上是描述性的，而不是字面意义的，这令人发指。可以将其视为如果栅极仍为平面则必须具有的栅极尺寸，但却不是平面的，我想可能是这样。）如果您在上表的右侧看，那是一张纳米片的侧视图，显示出它的侧视图，其间距为44纳米，栅极长度为12纳米，Khare认为这是其他大多数晶圆代工厂在2纳米工艺所利用的尺寸。 2纳米芯片的制造还包括首次利用所谓的底部电介质隔离（bottom dielectric isolation），它可以减少电流泄露，因此有助于减少芯片上的功耗。在上图中，那是浅灰色的条，位于中部横截面中的三个堆叠的晶体管板的下面。 IBM为2纳米工艺创建的另一项新技能称为内部空间干燥工艺（inner space dry process），从表面上看，这听起来不舒畅，但实际上这个技能使IBM能够进行精确的门掌握。 在履行过程中，IBM还广泛地利用EUV技能，并包括在芯片过程的前端进行EUV图案化，而不仅是在中间和后端，后者目前已被广泛运用于7纳米工艺。主要的是，IBM这个芯片上的所有关键功能都将利用EUV光刻技能进行蚀刻，IBM也已经弄清楚了如何利用单次曝光EUV来减少用于蚀刻芯片的光学掩模的数量。 这样的改进带来的终极结果是，制造2纳米芯片所需的步骤要比7纳米芯片少得多，这将促进全体晶圆厂的发展，并可能也降落某些成品晶圆的本钱。这是我们能看到的。 末了，2纳米晶体管的阈值电压（上表中的Vt）可以根据须要增大和减小，例如，用于手持设备的电压较低，而用于百亿超级打算机的CPU的电压较高。 IBM并未透露这种2纳米技能是否会采取硅锗通道，但是显然有可能。 与当前将利用在Power10芯片的7纳米制程比较，这种2纳米制程有望将速率提高45％或以相同速率运行，将功耗降落75％。 现在，我们知道您在想什么。首先，Power11芯片会利用这种2纳米工艺吗？其次，这之后到底会发生什么？1纳米工艺彷佛险些是不可能的，不是吗？ 让我们再谈一遍Power路线图。Power10为7纳米，并且考虑到Power和z做事器业务的守旧性和遗留的特性（正在对处理器进行三年更新），已经在设计中的Power11和正在白板中的Power12在有5纳米和3纳米节点可以利用时，彷佛并没有必要先冲到2纳米。Khare也估量将在2024年底准备生产。Power11该当在2023年旁边的某个时候涌现，并且该当采取成熟的5纳米工艺，这意味着它将相对便宜。（比起采取4纳米，3纳米或2纳米工艺更便宜，这是相对的部分。） Khare说：“我认为没有一堵墙是我们无法打破的，我会说还有更多的打破正在酝酿之中，随着技能的成熟，我们将分享越来越多的打破。”这是一个不错的说话。“我没有看到一堵墙，我看到了很多机会和很多可以创新的东西，我们可以不断创新。”他补充说。
欢迎订阅摩尔精英旗下更多公众年夜众号：摩尔精英、半导体行业不雅观察、摩尔App\"大众 data-from=\"大众0\公众>
免责声明：本文由作者原创。文章内容系作者个人不雅观点，半导体行业不雅观察转载仅为了传达一种不同的不雅观点，不代表半导体行业不雅观察对该不雅观点赞许或支持，如果有任何异议，欢迎联系半导体行业不雅观察。
本日是《半导体行业不雅观察》为您分享的第3030内容，欢迎关注。
晶圆｜集成电路｜设备｜汽车芯片｜存储｜台积电｜AI｜封装
