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如果不是特殊解释，每个步骤中的方法同时适用于DDR1，DDR2和DDR3。
PCB设计软件以Cadence Allgro 16.3为例。

第一步，确定拓补构造（仅在多片DDR芯片时有用）

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首先要确定DDR的拓补构造，一句话，DDR1/2采取星形构造，DDR3采取菊花链构造。

（图片来自网络侵删）

拓补构造只影响地址线的走线办法，不影响数据线。
以下是示意图。

星形拓补便是地址线走到两片DDR中间再向两片DDR分别走线，菊花链便是用地址线把两片DDR“串起来”，就像羊肉串，每个DDR都是羊肉串上的一块肉，哈哈，开个玩笑。

第二步，元器件摆放

确定了DDR的拓补构造，就可以进行元器件的摆放，有以下几个原则须要遵守：

原则一，考虑拓补构造，仔细查看CPU地址线的位置，使得地址线有利于相应的拓补构造

原则二，地址线上的匹配电阻靠近CPU

原则三，数据线上的匹配电阻靠近DDR

原则四，将DDR芯片摆放并旋转，使得DDR数据线只管即便短，也便是，DDR芯片的数据引脚靠近CPU

原则五，如果有VTT端接电阻，将其摆放在地址线可以走到的最远的位置。
一样平常来说，DDR2不须要VTT端接电阻，只有少数CPU须要；DDR3都须要VTT端接电阻。

原则六，DDR芯片的去耦电容放在靠近DDR芯片相应的引脚

以下是DDR2的元器件摆放示意图（未包括去耦电容），可以很随意马虎看出，地址线可以走到两颗芯片中间然后向两边分，很随意马虎实现星形拓补，同时，数据线会很短。

以下是带有VTT端接电阻的DDR2元器件摆放示意图，在这个例子中，没有串联匹配电阻，VTT端接电阻摆放在了地址线可以到达的最远间隔。

以下是DDR3元器件摆放示意图，请把稳，这里利用的CPU支持双通道DDR3，以是看到有四片（参考设计是8片）DDR3，实在是每两个组成一个通道，地址线沿着图中绿色的走线通报，实现了菊花链拓补。
地址线上的VTT端接电阻摆放在了地址线可以到达的最远的地方。
同样地，数据线上的端接电阻也放置在了靠近DDR3芯片的位置，数据线到达CPU的间隔很短。
同时，可以看到，去耦电容放置在了很靠近DDR3相应电源引脚的地方。

第三步，设置串联匹配电阻的仿真模型

摆放完元器件，建议设置串联匹配电阻的仿真模型，这样对付后续的布线规则的设置是有好处的。

点击AnalyzeSI/EMI SimModel Assignment，如下图。

然后会出来Model Assignment的界面，如下图

然后点击须要设置模型的器件，常日便是串联匹配电阻，分配或创建得当的仿真的模型，如果不知道如何创建，请在互联网上搜索或发邮件给无线时期（Beamsky）。

分配好仿真模型之后的网络，利用Show Element命令，可以看到干系的XNET属性，如下图。

第四步，设置线宽与线距

1. DDR走线线宽与阻抗掌握密切干系，常常可以看到很多同行做阻抗掌握。
对付纯数字电路，完备有条件针对高速线做单端阻抗掌握；但对付稠浊电路，包含高速数字电路与射频电路，射频电路比数字电路要主要的多，必须对射频旗子暗记做50欧姆阻抗掌握，同时射频走线不可能太细，否则会引起较大的损耗，以是在稠浊电路中，本人每每舍弃数字电路的阻抗掌握。
到目前为止，本人设计的稠浊电路产品中，最高规格的DDR是DDR2-800，未作阻抗掌握，事情统统正常。

2. DDR的供电走线，建议8mil以上，在Allegro可以针对一类线进行物理参数的赞许设定，我本人喜好建立PWR-10MIL的约束条件，并为所有电源网络分配这一约束条件，如下图。

3. 线距部分紧张考虑两方面，一是线-线间距，建议采取2W原则，即线间距是2倍线宽，3W很难知足；二是线-Shape间距，同样建议采取2W原则。
对付线间距，也可以在Allegro中建立一种约束条件，为所有DDR走线（XNET）分配这样的约束条件，如下图。

4. 还有一种可能须要的规则，便是区域规则。
Allegro中默认的线宽线距都是5mil，在CPU引脚比较密集的时候，这样的规则是无法知足的，这就须要在CPU或DDR芯片周围设定许可小间距，小线宽的区域规则，如下图。

第五步，走线

走线就须要把稳的内容比较多，这里只做少许解释。

所有走线只管即便短走线不能有锐角只管即便少打过孔担保所有走线有完全的参考面，地平面或这电源平面都可以，对付交变旗子暗记，地与电源平面是等电位的只管即便避免过孔将参考面冲破，不过这在实际中很难做到走完地址线和数据后，务必将DDR芯片的电源脚，接地脚，去耦电容的电源脚，接地脚全部走完，否则在后面绕等永劫会很麻烦的

下图是完成的DDR走线，但尚未绕等长。

第六步，设置等长规则

对付数据线，DDR1/2与DDR3的规则是同等的：每个BYTE与各自的DQS，DQM等长，即DQ0:7与DQS0，DQM。
等长，DQ8:15与DQS1，DQM1等长，以此类推。

DDR2数据线等长规则举例

DDR3数据线等长规则举例

地址线方面的等长，要特殊把稳，DDR1/2与DDR是很不一样的。

对付DDR1/2，须要设定每条地址到达同一片DDR的间隔保持等长，如下图。

对付DDR3，地址线的等长每每须要过孔来合营，详细的规则均绑定在过孔上和VTT端接电阻上，如下图。
可以看到，CPU的地址线到达过孔的间隔等长，过孔到达VTT端接电阻的间隔也等长。

补充一点，很多时候，地址线的等长哀求不严格，这一点我还没有考试测验过。
在本人设计的这些产品中，地址线，数据线都做了25mil的Relative Propagation Delay的等长规则设定。
关于等长规则设定的细节在这里不再赘述，有兴趣的话，可以发邮件给无线时期（Beamsky）。

第七步，绕等长

完成等长规则的设定后，末了一步也是事情量最大的一步：绕等长。

在这一步，我认为只有一点规则须要把稳：只管即便采取3倍线宽，45度角绕等长，如下图。