以MT41J128M型号为举例：128Mbit=16Mbit8banks 该DDR是个8bit的DDR3，每个bank的大小为16Mbit，一共有8个bank
2.DDR3引脚解释？中文是什么意思？
旗子暗记名
输入/输出
引脚描述
时钟
CK,~CK
输入
差分时钟输入；所有的地址，掌握旗子暗记都是通过CK的上升沿和~CK的低落沿进行采样的
CKE
输入
时钟使能：CKE为高电平时，启动内部时钟旗子暗记，设备输入缓冲以及输出驱动单元。CKE为低电平时则关闭上述。当CKE为低电平时，可使设备进入PRECHARGE POWER DOWN、SELF-REFRESH以及ACTIVE POWER DOWN模式。CKE与SELF REFRESH退出命令是同步的。在上电以及初始化序列过程中，VREFCA与VREF将变得稳定，并且在后续所有的操作过程中都要保持稳定，包括SELF REFRESH过程中。CKE必须在读写操作中保持稳定的高电平。在POWER DOWN过程中，除CK_t，CK_c，ODT以及CKE以外的所有输入缓冲都是关闭的。在SELF REFRESH过程中，除CKE以外的所有输入缓冲都是关闭的。在正时钟上升边沿采样。
RESET#
输入
复位，低有效。
地址
CS_n
输入
芯片片选旗子暗记：当CS_n锁存为高电平时，所有的命令都被忽略。在正时钟上升沿采样。
A0-A9,A10,A11,A12,A13
输入
地址输入。为Active命令供应行地址，和为READ/WRITE命令的列地址和自动预充电位(A10)
BA0,BA1,BA2
输入
BANK地址输入，定义ACTIVE,READ,WRITE或PRECHARGE命令对BANK进行操作。
地址
DQ0-DQ15
输入/输出
数据输入输出。双向数据，DQ[15:0]参考DQS,DM0,DM1
掌握线
RAS,CAS,WE
输入
命令/地址输入旗子暗记。RAS(Row Address Strobe地址选通脉冲)，CAS同上。命令代码的一部分。
ODT
输入
On-Die Termination，片上终端电阻：ODT旗子暗记可使能DDR SDRAM内部的RTT_NOM终端电阻。（片上终端使能。ODT使能（高）和禁止（低）片内终端电阻）该设计通过许可DRAM掌握器独立地打开/关闭任一或所有DRAM设备的终端电阻来改进存储器通道的旗子暗记完全性。
DM0/1
输入
输入数据掩码：DM_n旗子暗记是作为写数据的掩码旗子暗记，当DM_n旗子暗记为低电平时，写命令的输入数据对应的位将被丢弃。DM_n在DQS的两个条边沿都采样
DQS,DQS#
输入/输出
数据选通。读时是输出，边缘与读出数据对齐。写时是输入，中央与写数据对齐。
电源
VDD/VDDQ
供电
电源供电
VSS/VSSQ
Gnd
Gnd
VDDL
供电
延迟锁相环供电
VSSDL
Gnd
DLL Gnd
Vref
供电
参考电
3.DDR芯片的电压
DDR的电源：DDR的电源分为4种
主电源VDD&VDDQ&VDDL主电源的哀求是VDDQ=VDD，VDDQ 是给IO buffer供电的电源，VDD 是给core供电但是一样平常的利用中都是把VDDQ和VDD 合成一个电源利用。有的芯片还有VDDL，是给DLL供电的，也和VDD利用同一电源即可。
参考电源VrefVref 为参考电压，哀求精准恒定，用于判断旗子暗记高低电平的依据。
参考电源Vref哀求跟随VDDQ，并且Vref=VDDQ/2，以是可以利用电源芯片供应，也可以采取电阻分压的办法得到。须要把稳分压用的电阻在100~10K均可，须要利用1%精度的电阻。
用于匹配的电压VTTVTT紧张为DDR的地址、掌握线等旗子暗记的旗子暗记完全性而供应的终端电阻电源，用于高下拉电阻的电源，电流大，颠簸大，噪声也大。
为匹配电阻上拉到的电源，VTT=VDDQ/2。同时JEDEC标准JESD8-15(用于SSTL_18)定义了VTT要跟随VDDQ。如果利用VTT，则VTT 的电流哀求是比较大的，以是须要走线利用铜皮铺过去。并且VTT哀求电源即可以供应电流，又可以灌电流（吸电流）。
一样平常情形下， DDR 的数据线都是一驱一的拓扑构造，且DDR2和DDR3内部都有ODT做匹配，以是不须要拉到VTT做匹配即可得到较好的旗子暗记质 量。而地址和掌握旗子暗记线如果是多负载的情形下，会有一驱多，并且内部没有ODT，其拓扑构造为走T 点的构造，以是常常须要利用VTT 进行旗子暗记质量的匹配掌握。
本期对DDR3的大小，型号的描述做了先容。并对DDR3每个引脚进行了中文翻译，方便英文不好的同学更进一步的理解DDR3，其余也对DDR3芯片所利用到的所有电压进行了先容。
