基于FPGA太阳能发电控制系统的设计及其实现后的影响_体系_变换器

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本系统的掌握电路利用Altera 公司的 DE2开拓板为紧张的掌握器，其核心CycloneIIEP2C35F6762CN FPGA作为紧张掌握芯片，快速的运算能力，丰富的外设资源和其独占的 NiosII内核为全体掌握系统供应了一个良好的平台。

FPGA 是全体掌握系统的核心，它接管采样电路送来的数据，按照掌握算法对采样的数据进行处理，然后产生所须要的 PWM 波形，经驱动放大后掌握主电路功率开关管的通断。

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基于CyclonellEP2C35F6762CN 的掌握系统掌握芯片CycloneIIEP2C35F6762CN 芯片先容

（图片来自网络侵删）

CycloneII EP2C35F6762CN采取TSMC90nm低K绝缘材料工艺技能，这种技能结合 Altera 低本钱的设计办法，使之能够在更低的本钱下制造出更大容量的器件。

这种新的器件比第一代 Cyclone产品具有两倍多的I/O引脚，且对可编程逻辑，存储块和其它特性进行了最优的组合，具有许多新的增强特性。

(1)本钱优化的构架Cyclone II EP2C35F6762CN构架为最低本钱而优化，供应多达68416个逻辑单元(LE)，密度超过第一代 Cyclone FPGA的3倍，其内部的逻辑资源足够实现繁芜的运用

(2)入式存储器:基于盛行的 M4K 存储器件，供应多达 1.1 兆比特的入式存储器，可以支持配置为广泛的操作模式，包括 RAM、ROM、先入先出(FIFO)缓冲器以及单端口和双端口模式

(3)入式乘法器:供应了多道150个1818比特乘法器是低本钱数字旗子暗记处理(DSP运用的空想方案。

这些乘法器可用于实现通用 DSP 功能，如有限冲击相应(FIR)波器快速傅里叶变换、干系器、编/解码器以及数控振荡器(NCO)。

(4)外部存储器接口:供应高等外部存储器接口支持，许可开拓职员集成外部单倍数据速率(SDR)双倍数据速率(DDR)DDR2SDRAM器件以及第二代四倍数据速率(QDRII)SRAM器件，数据速率最高可达到668Mbps。

(5)差分和单端I0支持:供应差分信支持，包括 LVDS、RSDS、mini-LVDSLVPECL、SSTL和HSTLI/0 标准。

LVDS 标准支持吸收端最高 805Mbps 数据速率，发送端最高 622Mbps。
支持各种单端 O标准，如当前系统中常用的 LVTTL、LVCOMSSSTL、HSTL、PCI和PCI-X 标准。

(1)Nios I 入式处理器:Nios 入式处理器降落了本钱提高了灵巧性，给低本钱衰落处理器供应了一个空想的替代方案。

Cyclone II EP2C35F6762CNFPGA是全体掌握系统的核心，其在太阳能发电系统的掌握中紧张实现以下功能；

(2)将以天生的角波旗子暗记列表存储到Flash 中，当系统上电时，Nios 内核读取该列表，并将列表存储到片内 RAM中;

(3)转换采样电路的仿照旗子暗记，打算出当前变换器的输出电压或者是电感电流，为了掌握算法供应反馈旗子暗记；

(4)运行I-PI算法并且将掌握器产生的掌握旗子暗记与片内ROM的列表进行比较产生PWM掌握旗子暗记;

(5)定时功能，根据掌握器的实际哀求和系统的开关频率确定采样芯片的采样频率;通过I/O口输出PWM旗子暗记。

整体掌握系统构造框图

整体系统包括 NiosII内核、采样电路功率驱动电路和主电路等组成。

过Nios Il内核里的定时器定时转换通过采样电路采集到的仿照旗子暗记，并且Nios I运行IPI掌握算法，其产生的掌握旗子暗记与片内 RAM中的角波旗子暗记进行调制，从FPGA的O口输出PWM旗子暗记，PWM旗子暗记通过功率驱动电路将3.3V的PWM旗子暗记放大到15V，该旗子暗记驱动主电路的IGBT来掌握其通断，从而实现掌握主电路的目的。

基于Niosl 的片上可编程系统开拓

片上可编程系统(SOPC)设计包括以 32 位Nios 软核处为核心入式系统的硬件配置、硬件设计、硬件仿真、软件设计、软件调试等。

SOPC 系统设计的基本工具软件有:Quartus I，用于完成 Nios 系统的综合硬优化、适配、编程下和硬件系统测试。

SOPC Buildcr，是Altcra Nios 入式处理器开拓软件包，用于实现 Nios II系统的配置、天生;ModelSim，用于对 SOPC天生的Nios 系统的HDL描述记性系统功能仿真;NiosIIIDE，用于进行软件开拓、调试及运行。

与传统的入式系统设不同，于Nios 的SOPC系开拓为硬件开拓和软件开拓两个流程。

硬件开拓过程包括由用户定制系统硬件的构建，然后由打算机完成硬件系统的天生;软件开拓则与传统开拓流程靠近，在构建的硬件系统上建立软件设计。

基于Nios的SOPC硬件系统开拓流程

NiosII入式处理器是FPGA天生广商Altera公司推出的软核CPU是一种面向用户的、可以灵巧定制的通用RISC(精简指架构)入式CPU。

Nios I 以软核办法供应给用户，并专为在 Altera 的 FPGA 上实现做了优化，用于 SOPC(片上可编程系统)集成末了在FPGA上实现。

NiosI系统的硬件设计流程便是为了定制得当的CPU和外设然后在SOPC Builder和OuartusII中实现。

在硬件设计过程中，利用SOPC Builder 工具可以灵巧地定制 Nios II CPU 的许多特性，乃至指令。

可以利用Atera 公式供应的IP 核来加快设计者开拓Nios I 外的度提高外设的性能;也可以利用第三方的P 核，知利用VHDL、Verilog 来自己定制外设。

外设定义完成之后，即可对 Nios I CPU和个外设模块的特性大小及在系统中地址分配等进行设定。

然后启动 SOPC Builder 中的Generate，使之天生用于综合和仿真的文件。
接下去，利用Quartus I 软件锁定端口引脚，对天生的Nios I系统记性仿真、综得当配和下载。

为基于Nios 的SOPC(片上可编程系统)硬件系统开拓流程。

SOPCBuilder硬件开拓环境

SOPC Builder与Quartus II软件一起供应，它为建立SOPC设计供应标准化得图形环境，个中，SOPC由CPU、存储器接口、标准外围设备和用户自定义的外围设备等组件组成。

SOPC Builder 许可选择和自定义系统模块的各个组件和接口。
SOPC Buildet将这些组件组合起来，天生对这些组件进行实例化的单个别系模块，并且自动天生必要的总线逻辑，已将这些组件连接到一起。

SOPC Builder 库包括:处理器，知识产权(IP)和外围设备、存储器接口、通信外设数字旗子暗记处理(DSP)内核、软件、标题文件、操作系统内核。

可以利用 SOPC Builder 构建包括 CPU、存储器接口和 IO 外设的入衰落处理器系统是，还可以天生不包括CPU 的数据流系统。

它许可制订具有多个住连接和从连接的总线拓扑构造。
SOPCBuilder 还可以导入或供应达到用户自定义逻辑块的接口，个中逻辑块作为自定义外设连接到系统上。

建立NiosI 软核系统

在SOPCBuilder中构建系统时可以选择用花自定义模块或模块集组件库中供应的模块。
在SOPC Builder 可以导入或供应到达用户自定义逻辑块的接口。

SOPC Builder系统与用户定义逻辑合营利用时具有以下 4 中机制大略的 PIO 连接系统模块内实例化、到达外部逻辑的总线接口以及发布局域SOPC Builder 组件。

SOPC Builder 供应用于下载的库组件(模块)，包括 Excalibur 入式处理器带区和Nios II处理器等处理器、UART、定时器、PIO、Avalon 三态桥接器、多个大略的存储器接口和OS/RTOS。
此外，还可从一系列的 MegaCore、OpenCore Plus 宏功能模块中进行选择。

可以利用SOPC Builder 的 System Contents 定义系统可以在模块集中选择库组件并在模块表中显示添加的组件。

可以利用模块表或单独引导中的信息定义以下组件选项:系统组件和接口、主连接和从连接、系统地址映射、系统 IRQ 分配、共享从连接的仲裁优先级、系统时钟频率。

天生Nios I 软核系统

SOPC Builder中的每个工程包含系统描述文件(PTF 文件)，它包含SOPC Builder 中输入的所有设置、选项和参数。

此外，每个模块具有相应的 PTF 文。
在天生系统期间，SOPC Builder 利用这些文件为系统天生源代码、软件组件和仿真文件完成系统设计之后，可以利用 SOPC Builder 的 System Generation 或利用命令行天生系统。

SOPC Builder 软件自动天生所有必要的逻辑以将处理器、外围设备、内存总线、仲裁器、IP 核及达到系统外逻辑和存储器的接口集成在一起，并建立将组建捆绑在一起的HDL源代码。

SOPC Builder还供应了软件开拓的接口，集成了Nios IIIDE集成开拓环境，加速了软件开拓。
下图为系统SOPC系统所包含的IP核:

采样电路的设计

稳定可靠的掌握降压变换器或者是升压变换器，须要掌握系统闭环，故须要实时的采集主电路的电压或者是电流，这样才能根据电路的反馈信息，及时调度掌握旗子暗记，担保系统按预定的掌握策略稳定运行。
因此，采样电路的设计显得尤为主要。

采样芯片AD7606的先容

本系统采取的是Analog Device(亚诺德)公司的16位AD7606-4 片。
AD7606-4是16位4通道同步采样术数据采集系统(DAS)。

该内置模输入位保护、二阶抗混叠滤波器、跟踪保持放大器、16 位电荷再分配逐次近型模数转换器ADC)、灵巧的数字滤波器、2.5V 基准电压源、基准电压缓冲以及高串行和并行接口。

AD7606-4采取5V单电源供电，可以处理10V 和5V 双极性输入旗子暗记，同时所有通道均能以高达 200KSPS 的吞速率采样。

输入位保护电路可以耐受最高达土16.5V 的电压无论以何种采样频率事情，AD7606 的模输入阻抗均为1MQ。

它采取单电源事情办法，具有片内滤波和高输入阻抗，因此无需驱动运算放大器和外部双极性电源。
AD7606-4抗混叠滤波器的3db 截止频率为22KHZ。

当采样速率为200KSPS时，它具有 40dB 抗混叠抑制特性。
灵巧的数字滤波器采取引脚驱动，可以改进信噪比(SNR)，并降落3dB带宽。

AD7606-4 可以采取并行输入也可以采取串行输入，由于本系统的采频率的哀求，故本系统采取并行输入。

并行输入时，转换所得数据有两种读取办法，一种为转换期间读取，另一种为转换后读取。
本系统采取的是转换期间读取。

AD7606-4 的输出编码办法为二进制补码。
所设计的码转换在连续的LSB整数值的中间(即1/2 LSB 和3/2LSB)进行。

AD7606的LSB大小为FSR/65536。
AD4606-4的空想通报特性如下图所示:

采样电路的设计

下图为本系统所设计的AD7606-4 的事理图。
器件有四个AV电源引脚。
这四个电源引脚应各利用一个100nF 的去电容在电源侧利用一个10uF 电容去。

为了给 AD7606-4 供应一个稳定的基准电压，还须要设计一个外部基准电压电路。
本系统采取 REF5025 设计一个稳定的基准电压电路。

由于采样电路的输出要与相连，采取的为的单端输入LVTTL标准因此须要AD7606-4的电源电压也该当为3.3V。

功率动电路的设计

MOSFET 的输入电容在其导通和关断时要充电和放电，充电和放电电流对MOSFET 的开关速率影响很大，充电和放电电流越大，开关的速率越快。

基本的驱动方法有晶体管驱动、脉冲变压器驱动以及光驱动等。

品体管驱动没有隔离功能，脉冲变压器存在一定得漏感，这样使输出脉冲陡度受到限定，同时其绕组寄生电感和电容使脉冲前后沿涌现振荡，对开关管不利。

同时脉冲变压器在传输脉冲时随意马虎涌现铁心饱和，而光耦不存在这些问题本掌握器采取高性能光 TLP250 作为驱动件。

此器件适宜驱动IGBT或功率MOSFET管，供电电源范围为 10-35V，完备可以利用15V 隔离电源为其供电并能够输出15V 电源驱动MOSFET管IRF350。

TLP250是直插式八脚元件，其内部构造如上图所示，事情事理为:管教23接脉冲，图5.13中Port1值 FPGA给出的脉冲旗子暗记，当 Port1 为高电平时发光二极管发光，T导通，Z关断，此时输出电压V即是隔离电压 Vc，即输出高电平;当 Port1 为低电平时发光二极管不发光，7关断，T导通这时输出电即是隔离地，即输出低电平。

Buck变换器的实验测试

由上一章节的内容可知，实际电路不仅须要设计详细的电感值的大小，还须要详细算出电感的匝数等参数。

下面给呈现适用电感的设计，由式(4.6)和(4.7)可知实际电感量略大于临界电感量，取为 L=150uH，当输入电压V40V 时，电感电流纹波为

当电流事情在连续状态下时，直流偏磁大，互换分量小，电感磁芯事情于局部磁化曲线上,磁芯的磁导率为局部增量磁导率。

同时直流分量在磁芯中产生很大的磁场强度为了不使磁芯饱和，磁芯的磁导率不应太高，即采取宽恒磁导率材料。

实验电路选用Philips TN12/7，有关参数为 D=25mm，d=15mm，h=8mm，A,=0.0565uH。
可打算绕组匝数:

因而输入电感导线采取AEG#24 的导线5根并绕，为 52匝。
开关管取1.5倍电流裕量，额定电流为8A，功率承受电为输入电压峰值，取两倍裕量，额定电压为 80V。
根据电流电压定额，MOSFET 管选用IRFP450。

二极管所承受的反向峰值电压为 80V，电流峰值为 5.3A，取额定值电压为 100V电流为 10A二极管FR307。

如下图为实际Buck 变换器主电路：

实际电路参数为:E=40V，电感 L-200uH，电容 C470uF，负载 R=102，期望电压为12V。
下图为 Buck 变换器的实际输出图:

由上图可看出，在实际系统中，I-PI算法能掌握Buck 变换器达到期望输出电压仿真 Buck 变换器可以达到稳定的输出，但同样的仿真I-PI参数在用到实际电路中时实际输出电压有 0.3V 的偏差，这可能是由于电压传感器不足精确和实际输入电源不能够稳定在40V造成的。

Boost 电路的实际测试结果