基于华宏0.35μm BCD工艺，设计了一种可以source（输出）和sink（吸入）电流的低压DDR（Double Data Rate）终端调度器芯片。该芯片支持2.5V输入电压轨和3.3V输入电压轨。该芯片功率电源电压范围1.1~3.5V，并且具备低噪声、低功耗、快速相应的特性,可以知足DDR、DDR2、DDR3、DDR3L、DDR4 的VTT总线电压哀求。
弁言
随着数字电视、机顶盒、VGA卡，电信、数据通信、条记本以及移动通讯设备等大容量存储器电子产品和日益丰富的消费类电子产品需求的发展， DDR存储器[1, 2]的运用越来越遍及。DDR存储器中文名称为“双倍数据率同步动态随机存储器”，是在同步动态随机存储器（SDRAM）的根本上发展而来，与单数据速率比较，DDR技能实现了一个时钟周期内进行两次读/写操作，即在时钟的上升沿和低落沿分别实行一次读/写操作。由于DDR具有出众的性能、较低的功耗以及更具竞争力的本钱，目前已普遍运用在电脑和手机的内存当中。DDR存储器不断更新换代，数据速率逐渐提高，容量逐渐增加，事情电压逐渐降落，须要更加前辈的电源管理系统供应支持。
由于DDR是一种双向数据传输模式的内存，其“双向数据传输”特性哀求供电系统具有既可输出驱动也可吸入电流的能力，因此兼备sink/source电流能力的终端调度器成为首选。同时，DDR的输入电源要以低阻抗连接到稳压器输出上，随着时钟频率升高、电源电压降落以及负载电流增大，为避免总线上负载改变引起该输入电源电压变革，须要调度用具有大电流输出能力和良好的负载瞬态相应性能。
本文先容了一种可同时用作DDR、DDR2、DDR3[3]、DDR3L、DDR4[4]存储器总线电压的低压终端调度器芯片设计，可以为DDR存储器供应一套完全的低功耗办理方案[5]。该电路可实现快速瞬态相应，牢牢只需20 μF输出电容。输入电压（VIN）支持2.5 V和3.3 V电源轨，独立功率电源（VLDOIN）最低达到0.9 V，提升电源效率。当输出电压建立时，该芯片可以产生一个高阻抗的PGOOD（输出电压检测）旗子暗记。可实现输出稳定总线电压VTT（0.51.8 V），并可以实现source和sink电流3 A以上，静态电流仅800 μA。
文章弁言紧张先容DDR终端调度器芯片的的架构设计和基本事理，第1节给出了缓冲器电路、输出驱动级电路和高下边功率管电路的设计，第2节给出低压DDR终端调度器的版图和后仿真结果，第3节得出结论。
1电路设计与实现
本文设计的DDR终端调架构如图1所示，紧张包含输入缓冲器、跨导放大器、高低边电流放大器、高低边功率管、输出检测电路以及过流、过温、欠压保护单元。事情事理如下：基准输入REFIN经由缓冲器单元，产生缓冲参考输出电压REFOUT，REFOUT端口也可供应±10 mA灌电流/拉电流，REFOUT电压经由输出驱动级，驱动高低边功率管，产生DDR总线电压VTT，并可以供应source和sink电流，电流值为±3 A。
图1 DDR终端调度器架构图
图1中跨导输入级检测基准输出电压REFOUT和输出电压VTT，将两者的差分电压转换成差分电流ID输出到后级的电流放大器，电流放大器由多级电流镜构成，通过电流镜的镜像与放大后，通过高/边功率管产生ISINK/ISOURCE输出调度电流。
由于跨导运放内部节点均为低阻抗节点，全体反馈网络为单极点系统，主极点位于输出端，其大小为输出功率管的跨导与负载电容的比值，除主极点外所有极点均位于高频，环路单位增益带宽为GM/COUT，个中GM为电路的跨导，COUT为负载电容，环路的单位增益带宽可以设计的很高，并且可以根据运用通过外围负载电容进行调度，担保了瞬态相应能力。
1.1 缓冲器电路
缓冲器电路[5]如图2所示，采取折叠低压cascode输入级，推挽输出级[6]，密勒补偿构造，可以实现2.3753.5 V事情电压下，输出±10 mA电流。缓冲器输入旗子暗记为基准输入REFIN，通过单位增益的反馈连接输出缓冲参考输出电压REFOUT。由于缓冲器采取了两级运放构造，增益很高，可以担保REFOUT的电压精度在±1 %以内。
图2 低压缓冲器电路
个中R2、Q2和R1、Q1分别为sink/source过流保护电路，当source电流超过过流保护限时，R2上的压降增大，Q2管开启，对PM1管的栅极电压进行钳位，达到限流效果。同理，sink电流超过过流保护限时，Q1对NM1的栅极电压进行钳位，达到限流效果。则缓缓器电路的sink和source电流限流值为：
缓冲器电流限sink和source电流限仿真图如图3和图4所示。仿真显示，sink和source电流限均在24 mA旁边，知足系统±10 mA哀求。
图4 source电流限仿真图
1.2输出偏差放大器电路
输出偏差放大器[7]上边功率管和下边功率管产生source和sink电流，并稳定环路，产生稳定电压。紧张分为跨导输入、高边电流放大和低边电流放大三部分。如图5所示。
图5 输出偏差放大器线路图
运放的增益由各个跨导级产生，M1管的偏置电流为3Ib，M3、M4管电流为3/2Ib，M5、M6的偏置电流设定为1/2Ib，则Q1、Q2管的偏置电流为Ib。
当VTT电位低于REFOUT时，Q1管电流为Ib+i，Q2管电流为Ib-i，则Q5、Q6管电流分别为1/2Ib+i和1/2Ib-i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib+2i和Ib-2i。Q3管与M8管的电流差值2i通过M10、M12、M17、M20、M18、M22、M24管组成的电流镜镜像到source端功率管输出对VTT端充电。Q4管与M9管的电流差值-2i，关断了后面的电流镜，从而关断sink功率管。
当VTT电位高于VTTREF时，情形相反，Q1管电流为Ib-i，Q2管电流为Ib+i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib-2i和Ib+2i。Q4管与M9管的电流差值2i通过M11、M13、M16、M19、M21、M23管组成的电流镜镜像到sink端功率管输出对VTT端放电，source功率管关断。
M14与M15管引入1/2Ib电流以担保当M12管与M13管的电流小于1/2Ib时，source端与sink端功率管全部关断，防止VTT电位与VTTREF电位靠近时source端与sink端功率管同时导通，因此正常事情时VTT与VTTREF之间存在失落调电压，失落调电压的大小为：
个中k为M10管与M12管宽长比，gm3为输入级M3管的跨导。由于运放由跨导级组成，因此运放内部节点均为低阻抗节点，反馈环路呈单极点系统，主极点位于调度器输出端。
1.3高下边功率管电路
本文设计高下边功率管如图6所示，M40和M41为上边功率管，可以供应3 A source电流。M42和M43为下边功率管，供应3 A sink电流。
图6 高下边功率管电路
当M40、M41输出电流时，受输出级偏差放大器掌握，M42和M43处于关断状态。同理，当M42和M43吸入电流时，M40和M41处于关断状态。当空载时，由于偏差放大器引入的失落调，M40、M41、M42、M43全部关断。确保功率管共态导通电流为零。
2仿真结果与版图设计
采取华宏0.35 μm BCD工艺，设计并实现了一种低压DDR终端调度器，电源电压范围2.3753.5 V、输出电压VTT范围可以供应±3 A的source和sink电流以及实现快速相应的功能。
DDR调度器的输出电流瞬态仿真图如图7所示。REFIN电压为1.25 V。因此VTT输出电压为1.25 V。仿真可以看出，输出电流±3 A，1.25 V输出电压条件下，输出容差不超过±20 mV，知足系统±34 mV容差哀求。并且具备快速相应的能力。
图7 输出电压瞬态仿真图
表1为不同电源电压、功率电压下对应的输出总线电压VTT、REFOUT电压精度以及VTT电流限的仿真结果。以及可以知足的DDR种类。从仿真结果可以看出，电路在3.3 V电压轨和2.5 V电压轨下，产生总线电压VTT值、缓冲参考输出REFOUT精度、sink/source电流限，可以知足DDR1、DDR2、DDR3、DDR3L、DDR4终端调度器的电压电流需求。
表1 仿真结果
本文设计的低压DDR终端调度器芯片版图如图9所示。在调度器的版图设计中，首先要把稳功率管电流均匀性，须要多层金属布线。功率管采取双环设计，减小闩锁发生条件。同时基准电源、基准的地线直接连接到电源和地的PAD上，减少其他模块的滋扰。
图9 低压DDR终端调度器芯片版图
3结论
本文设计了一种可以source和sink电流的低压DDR终端调度器芯片。随后详细给出了DDR终端调度器构造设计、缓冲器电路设计、输出偏差放大器设计以及高下边功率管设计的事理图。本电路采取华宏0.35 μm BCD工艺制作。仿真结果表明，在2.5 V和3.3 V电源轨下，可以实现输出VTT 总线电压范围0.61.25 V，缓冲参考输出REFOUT精度在±0.1 %， source和sink电流可以达到3 A以上，可以知足DDR1、DDR2、DDR3、DDR3L、DDR4对终端调度器的电压和电流需求。
引用本文：
李鹏，李丹，黄飞淋，雷旭.一种低压DDR终端调度器芯片[J].环境技能，2020，(S1):29-33.
专家简介：
李鹏，中国电子科技集团第二十四研究所，男，硕士，工程师，紧张研究方向：仿照集成电路。
